JPH0573638A - Operation control simulation system - Google Patents
Operation control simulation systemInfo
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- JPH0573638A JPH0573638A JP3237578A JP23757891A JPH0573638A JP H0573638 A JPH0573638 A JP H0573638A JP 3237578 A JP3237578 A JP 3237578A JP 23757891 A JP23757891 A JP 23757891A JP H0573638 A JPH0573638 A JP H0573638A
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- control
- unit
- event
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- signal
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は演算制御シミュレーショ
ン方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic control simulation system.
【０００２】[0002]
【従来の技術】従来演算制御シミュレーション方式は、
制御信号も通常の信号も区別なく１種類のイベントでシ
ミュレーションしていた。すなわち、以下のようにであ
る。2. Description of the Related Art The conventional arithmetic control simulation method is
Both the control signal and the normal signal were simulated with one type of event. That is, as follows.
【０００３】（１） 制御などに注目せずにモデルを作
成する。(1) A model is created without paying attention to control and the like.
【０００４】（２） イベントの立っている１演算単位
を取り出す。(2) One operation unit in which an event stands is taken out.
【０００５】（３） 演算単位を演算する。(3) The operation unit is calculated.
【０００６】（４） 接続先を接続情報格納場所より求
め、出力状態値を伝播させる。(4) Obtain the connection destination from the connection information storage location and propagate the output state value.
【０００７】（５） 演算の必要な演算単位をすべて演
算していない時、次の演算単位を取り出し、（２）へ。
そうでなければ終了する。(5) When all the calculation units that require calculation are not calculated, take out the next calculation unit and go to (2).
Otherwise it ends.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の演算制
御シミュレーション方式では、多ファンアウトを持つ制
御信号がある際、制御信号が変化すると、条件とは関係
なくファンアウト先の演算単位にイベント伝播されるた
めに、実際に動きのない演算単位についてもシミュレー
ションを行い、実行速度が遅くなるという問題点があっ
た。In the above-described conventional arithmetic control simulation method, when there is a control signal having multiple fan-outs, if the control signal changes, event propagation is performed in the fan-out destination arithmetic unit regardless of the conditions. Therefore, there is a problem in that the simulation is performed even for an operation unit that does not actually move and the execution speed becomes slow.
【０００９】[0009]
【課題を解決するための手段】本発明の演算制御シミュ
レーション方式は、モデル構造を調べ、演算単位中の制
御信号を抽出する制御信号抽出手段と、制御信号抽出手
段で抽出された制御信号と、その制御に基づき演算が実
行される演算単位の間に、制御用演算単位を発生する制
御ノード発生手段と、生成されたモデルをシミュレーシ
ョンする演算単位のイベントに演算を抑制する制御用イ
ベントがある時には、その演算単位を演算させないよう
に抑制信号を出力する演算抑制通知手段と、制御トード
発生手段で発生した制御用演算単位か、通常の演算単位
か判別するノード判別手段と、ノード判別手段から出力
される判別信号により、制御用演算単位を演算する制御
演算実行手段と、同判別信号により通常の演算単位の場
合には、演算抑制通知手段から出力される演算抑制信号
が抑制指示していない時、演算実行する演算実行手段
と、制御演算実行手段もしくは演算実行手段から出力さ
れるイベント種と実行結果よりイベントを発生するイベ
ント発生手段とを有する。According to the arithmetic control simulation method of the present invention, a control signal extracting means for examining a model structure and extracting a control signal in an arithmetic unit, a control signal extracted by the control signal extracting means, When there is a control node generating means for generating a control operation unit and a control event for suppressing the operation in the event of the operation unit for simulating the generated model, between the operation units in which the operation is executed based on the control. , An operation suppression notifying means for outputting a suppression signal so as not to operate the operation unit, a node determining means for determining whether it is a control operation unit generated by the control toad generating means or a normal operation unit, and output from the node determining means Control operation executing means for calculating the control operation unit according to the determination signal, and operation suppression in the case of the normal operation unit according to the determination signal When the operation suppression signal output from the knowing means does not instruct the suppression, the operation executing means for executing the operation, and the event generating means for generating the event from the event type and the execution result output from the control operation executing means or the operation executing means Have and.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例の構成図であり、
制御信号抽出手段１と、制御ノード発生手段２と、演算
抑制通知手段３と、ノード判別手段４と、制御演算実行
手段５と、演算実行手段６と、イベント発生手段７とか
ら構成されている。FIG. 1 is a block diagram of an embodiment of the present invention.
The control signal extracting means 1, the control node generating means 2, the operation suppression notifying means 3, the node discriminating means 4, the control operation executing means 5, the operation executing means 6, and the event generating means 7. ..
【００１２】次に、本発明の動作について図面を用いて
説明する。Next, the operation of the present invention will be described with reference to the drawings.
【００１３】図２は本説明で使用するマシンの状態遷移
図であり、状態３で動作する演算単位として、図３に示
す２つの演算器をとりあげる。図３（ａ），図３（ｂ）
の各機能記述分は以下のようである。FIG. 2 is a state transition diagram of the machine used in the present description, and the two arithmetic units shown in FIG. 3 are taken as the arithmetic units operating in the state 3. 3 (a) and 3 (b)
Each functional description of is as follows.
【００１４】 先ずモデルを生成する。[0014] First, a model is generated.
【００１５】（１）図３に示す制御信号抽出手段１によ
り、モデル構造を調べて、演算単位中の制御信号ＣＬ
Ｋ，ＡおよびＢを抽出する。(1) The control signal extraction means 1 shown in FIG. 3 examines the model structure to determine the control signal CL in the arithmetic unit.
Extract K, A and B.
【００１６】（２）図４に示す制御ノード発生手段２に
より、制御信号抽出手段１で抽出された制御信号ＣＬ
Ｋ，ＡおよびＢと、制御信号ＣＬＫ，ＡおよびＢに基づ
き演算が実行される演算単位の間に、制御演算単位１０
を出力する。制御演算単位１０は、制御信号ＣＬＫ，Ａ
およびＢに変化が起き、制御信号ＣＬＫ，ＡおよびＢの
演算条件が満たされない時、その制御に基づき演算が実
行される演算単位へ、演算を抑制することを指示する制
御用イベントを出力する。以上の結果により、図４に示
すように２つの演算単位２０，３０に制御演算単位１０
が結合される。(2) The control signal CL extracted by the control signal extracting means 1 by the control node generating means 2 shown in FIG.
Between the K, A and B and the operation unit in which the operation is executed based on the control signals CLK, A and B, the control operation unit 10
Is output. The control calculation unit 10 includes control signals CLK and A.
When B and B change, and the calculation conditions of the control signals CLK, A and B are not satisfied, a control event for instructing to suppress the calculation is output to the calculation unit in which the calculation is executed based on the control. As a result of the above, as shown in FIG.
Are combined.
【００１７】次に、このようにして生成されたモデルの
シミュレーションを実行する。Next, the simulation of the model thus generated is executed.
【００１８】（３）演算抑制通知手段３は、シミュレー
ションする制御演算単位１０のイベントに演算を抑制す
る制御用イベントがないので、制御演算単位１０を演算
させないような抑制信号は出力しない。(3) The operation suppression notifying means 3 does not output a suppression signal that does not cause the control operation unit 10 to operate because the event of the control operation unit 10 to be simulated has no control event for suppressing operation.
【００１９】（４）ノード判別手段４は、制御ノード発
生手段２で発生した演算単位が制御演算単位１０である
と判別する。(4) The node discriminating means 4 discriminates that the arithmetic unit generated by the control node generating means 2 is the control arithmetic unit 10.
【００２０】（５）制御演算実行手段５は、ノード判別
手段４から出力される判別信号により、制御演算単位１
０を演算し、制御用イベントを発生することを指示す
る。(5) The control calculation execution means 5 uses the discrimination signal output from the node discrimination means 4 to determine the control computation unit 1
It is instructed to calculate 0 and generate a control event.
【００２１】（６）イベント発生手段７は、制御演算実
行手段５から出力されるイベント種より制御用イベント
を発生する。(6) The event generating means 7 generates a control event from the event type output from the control calculation executing means 5.
【００２２】（７）演算抑制通知手段３は、シミュレー
ションする演算単位２０のイベントに演算を抑制する制
御用イベントがあるので、その演算単位２０を演算させ
ないように抑制信号を出力する。(7) The operation suppression notifying means 3 outputs the suppression signal so that the operation unit 20 to be simulated does not operate because there is a control event for suppressing the operation in the event of the operation unit 20 to be simulated.
【００２３】（８）ノード判別手段４は、制御ノード発
生手段２で発生した演算単位が制御演算単位でない、通
常の演算単位であると判別する。(8) The node discriminating means 4 discriminates that the arithmetic unit generated by the control node generating means 2 is not a control arithmetic unit but an ordinary arithmetic unit.
【００２４】（９）演算実行手段６は、ノード判別手段
４から出力される判別信号により、通常の演算単位の演
算が指示されるが、演算抑制通知手段３から出力される
演算抑制信号が抑制指示しているので、演算実行はしな
い。(9) The operation executing means 6 instructs the operation of a normal operation unit by the determination signal output from the node determining means 4, but suppresses the operation inhibiting signal output from the operation inhibiting notifying means 3. Since the instruction is given, the calculation is not executed.
【００２５】（１０）イベント発生手段７は、演算実行
手段６から出力されるイベント種と実行結果より、イベ
ントは発生しない。(10) The event generating means 7 does not generate an event based on the event type and the execution result output from the operation executing means 6.
【００２６】（１１）演算単位のシミュレーションがす
べて終了してなければ（３）以降の処理を繰り返す。(11) If all the simulations in the unit of operation are not completed, the processes from (3) are repeated.
【００２７】[0027]
【発明の効果】以上説明したように本発明は、制御用イ
ベントを用いて演算を行うことによい、多ファンアウト
を持つ制御信号がある回路で、制御信号が変化する時に
も、シミュレーションに関与しない演算をしないため、
処理時間を減少させることができる。As described above, the present invention is a circuit which has a control signal having multiple fan-outs, which is good for performing an operation using a control event, and is involved in simulation even when the control signal changes. Do not perform calculations,
The processing time can be reduced.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】本発明の動作説明に用いるマシンの状態遷移図
である。FIG. 2 is a state transition diagram of a machine used for explaining the operation of the present invention.
【図３】本発明の動作説明に用いる演算単位のモデル例
を示す図である。FIG. 3 is a diagram showing an example of a model of an arithmetic unit used for explaining the operation of the present invention.
【図４】本発明の動作説明上の図である。FIG. 4 is a diagram for explaining the operation of the present invention.
１ 制御信号抽出手段 ２ 制御ノード発生手段 ３ 演算抑制通知手段 ４ ノード判別手段 ５ 制御演算実行手段 ６ 演算実行手段 ７ イベント発生手段 DESCRIPTION OF SYMBOLS 1 control signal extraction means 2 control node generation means 3 calculation suppression notification means 4 node discrimination means 5 control calculation execution means 6 calculation execution means 7 event generation means
Claims (1)
を調べ、演算単位中の制御信号を抽出する制御信号抽出
手段と、 制御信号抽出手段で抽出された制御信号と、その制御に
基づき演算が実行される演算単位の間に、制御用演算単
位を発生する制御ノード発生手段と、 生成されたモデルをシミュレーションする演算単位のイ
ベントに、演算を抑制する制御用イベントがある時に
は、その演算単位を演算させないように抑制信号を出力
する演算抑制通知手段と、 制御ノード発生手段で発生した制御用演算単位か、通常
の演算単位か判別するノード判別手段と、 ノード判別手段から出力される判別信号により、制御用
演算単位を演算する制御演算実行手段と、 前記判別信号により、通常の演算単位の場合には、演算
抑制通知手段から出力される演算抑制信号が抑制指示し
ていない時、演算実行する演算実行手段と、 制御演算実行手段もしくは演算実行手段から出力される
イベント種と実行結果よりイベントを発生するイベント
発生手段とを有する演算制御シミュレーション方式。1. A control signal extracting means for examining a model structure of a circuit to be simulated and extracting a control signal in an operation unit, a control signal extracted by the control signal extracting means, and an operation based on the control. When a control node generating means for generating a control operation unit and an operation unit event for simulating the generated model have a control event for suppressing the operation between the operation units, do not operate the operation unit. A control signal that outputs a control signal, a node discriminating unit that discriminates between the control arithmetic unit generated by the control node generating unit and a normal arithmetic unit, and a discriminating signal output from the node discriminating unit In the case of a normal calculation unit, the control calculation execution unit that calculates the calculation unit and the determination signal outputs the calculation suppression notification unit. Arithmetic control simulation having an arithmetic operation executing means for executing arithmetic operation when the operation suppressing signal does not instruct suppression, and an event generating means for generating an event from the control operation executing means or the event type output from the operation executing means and the execution result. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237578A JP3064552B2 (en) | 1991-09-18 | 1991-09-18 | Arithmetic control simulation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237578A JP3064552B2 (en) | 1991-09-18 | 1991-09-18 | Arithmetic control simulation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573638A true JPH0573638A (en) | 1993-03-26 |
| JP3064552B2 JP3064552B2 (en) | 2000-07-12 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237578A Expired - Fee Related JP3064552B2 (en) | 1991-09-18 | 1991-09-18 | Arithmetic control simulation method |
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|---|---|
| JP (1) | JP3064552B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011501290A (en) * | 2007-10-17 | 2011-01-06 | シノプシス インコーポレイテッド | IC structure simulation speed improvement during scan circuit test |
-
1991
- 1991-09-18 JP JP3237578A patent/JP3064552B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011501290A (en) * | 2007-10-17 | 2011-01-06 | シノプシス インコーポレイテッド | IC structure simulation speed improvement during scan circuit test |
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| JP3064552B2 (en) | 2000-07-12 |
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