JPH0562462A - Semiconductor memory - Google Patents
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- JPH0562462A JPH0562462A JP3221381A JP22138191A JPH0562462A JP H0562462 A JPH0562462 A JP H0562462A JP 3221381 A JP3221381 A JP 3221381A JP 22138191 A JP22138191 A JP 22138191A JP H0562462 A JPH0562462 A JP H0562462A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体記憶装置に関
し、たとえば、ｎ型クロスカップルセンスアンプおよび
ｐ型クロスカップルセンスアンプ（以下、略して、Ｎ型
およびＰ型センスアンプともいう）を有するダイナミッ
ク型ランダムアクセスメモリ（以下ＤＲＡＭと記す）に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, for example, a dynamic memory having an n-type cross-coupled sense amplifier and a p-type cross-coupled sense amplifier (hereinafter also abbreviated as N-type and P-type sense amplifier). Type random access memory (hereinafter referred to as DRAM).
【０００２】[0002]
【従来の技術】従来の技術を図４および図５に示す。図
４は１トランジスタ・１キャパシタ型の半導体記憶装置
を示す図であり、図において、ビット線Ｂ．Ｌ．及びバ
ーＢ．Ｌ．（図において、「Ｂ．Ｌ．」文字上部に線を
引いたものに対応する。）にはｎ型トランジスタ５（メ
モリセルトランスファーゲートと呼ぶ）およびキャパシ
タ６から成る１トランジスタ・１キャパシタ型のメモリ
セルが接線されている。さらにビット線には、ｎ型クロ
スカップルセンスアンプ１およびｐ型クロスカップルセ
ンスアンプ２が接続され、信号ＣＹによって制御される
ｎ型トランジスタ７、８を介して、ビット線の電位を伝
達するＩ／Ｏ、バーＩ／Ｏが接続される。2. Description of the Related Art A conventional technique is shown in FIGS. FIG. 4 is a diagram showing a 1-transistor / 1-capacitor type semiconductor memory device. In FIG. L. And bar B. L. (Corresponding to what is drawn in the upper part of the letter "BL" in the figure) is a one-transistor / one-capacitor type memory composed of an n-type transistor 5 (called a memory cell transfer gate) and a capacitor 6. The cells are tangent. Further, an n-type cross-coupled sense amplifier 1 and a p-type cross-coupled sense amplifier 2 are connected to the bit line, and an I / I for transmitting the potential of the bit line via the n-type transistors 7 and 8 controlled by the signal CY. O and bar I / O are connected.
【０００３】図５は、ＤＲＡＭの大容量化に伴い使用さ
れるシェアド型センスアンプ方式の半導体記憶装置を示
す図で、左側のビット線対Ｂ．Ｌ．（Ｌ）、バーＢ．
Ｌ．（Ｌ）かあるいは右側のビット線対Ｂ．Ｌ．
（Ｒ）、バーＢ．Ｌ．（Ｒ）を、ｎ型トランジスタ３、
４のゲート信号Ｓ１Ｌ、Ｓ１Ｒによって選択し、選ばれ
た方のビット線対の電位差を増幅する。FIG. 5 is a diagram showing a shared sense amplifier type semiconductor memory device used with the increase in capacity of DRAM. L. (L), bar B.
L. (L) or right bit line pair B. L.
(R), bar B. L. (R) is an n-type transistor 3,
It is selected by the four gate signals S1L and S1R, and the potential difference of the selected bit line pair is amplified.
【０００４】次に、図４に示した１トランジスタ・１キ
ャパシタ型の半導体記憶装置の動作について説明する。
ワード線Ｗ．Ｌ．が”Ｈ”になりメモリセルのデータが
ビット線バーＢ．Ｌ．上に読み出され、ビット線対に電
位差がついたところで、ｎ型センスアンプ１を駆動し、
その後、ｐ型センスアンプを駆動し、ビット線対の微小
電位差を増幅する。ワード線が”Ｈ”レベルになったと
きの、メモリセル容量をＣＳ、ビット線容量を図のよう
にＣＢ１，ＣＢ２とすると電荷保存側にしたがいＢ．
Ｌ．、バーＢ．Ｌ．の電位差は電源電圧をＶCCとすると （ＶCC／２）／（（（ＣＢ１＋ＣＢ２）／ＣＳ）＋１） となる。Next, the operation of the one-transistor / one-capacitor type semiconductor memory device shown in FIG. 4 will be described.
Word line W. L. Becomes "H", and the data in the memory cell is transferred to the bit line bar B. L. The n-type sense amplifier 1 is driven when the potential difference is applied to the bit line pair read out above.
After that, the p-type sense amplifier is driven to amplify the minute potential difference between the bit line pair. When the memory cell capacitance is CS and the bit line capacitances are CB1 and CB2 when the word line is at "H" level, as shown in FIG.
L. , Bar B. L. The potential difference is (V CC / 2) / (((CB1 + CB2) / CS) +1) when the power supply voltage is V CC .
【０００５】次の図５に示したシェアド型センスアンプ
の方式の半導体記憶装置の場合の基本的動作も上記と同
様であるが右側と左側のビット線対に対して、ひとつの
ｎ型センスアンプ１とひとつのｐ型センスアンプ２が共
有化されているので、ｎ型トランジスタ３、４のゲート
信号Ｓ１Ｌ、Ｓ１Ｒによって右側か左側のビット線対を
選択する。例えば、右側のビット線対Ｂ．Ｌ．（Ｒ）、
バーＢ．Ｌ．（Ｒ）が選択される場合には、以下のよう
になる。 Ｓ１Ｌ＝ＶSS Ｓ１Ｒ≒ＶCC＋２Ｖｔｈ ただし、ＶSS：グランド電圧 ＶCC：電源電圧 Ｖｔｈ：しきい値電圧 この場合、ビット線容量を図のようにＣＢ３、ＣＢ４と
して読み出し電位差を計算すると （ＶCC／２）／（（（ＣＢ３＋ＣＢ４）／ＣＳ）＋１） となる。例えば、レイアウトにもよるがＶCC＝５Ｖ，Ｃ
Ｓ＝３０ｆＦ，ＣＢ３＝１５０ｆＦ，ＣＢ４＝３０ｆＦ
とすると、 （５／２）／（（（１５０ｆＦ＋３０ｆＦ）／３０ｆＦ）＋１） ≒０．３５７Ｖ となる。The basic operation of the semiconductor memory device of the shared type sense amplifier system shown in FIG. 5 is similar to that described above, but one n-type sense amplifier is provided for the right and left bit line pairs. Since 1 and one p-type sense amplifier 2 are shared, the right or left bit line pair is selected by the gate signals S1L and S1R of the n-type transistors 3 and 4. For example, the bit line pair B. L. (R),
Bar B. L. If (R) is selected, then: S1L = V SS S1R ≒ V CC + 2Vth However, V SS: the ground voltage V CC: supply voltage Vth: threshold voltage In this case, when calculating the read potential as CB3, CB4 as shown in Fig bit line capacitance (V CC / 2) / (((CB3 + CB4) / CS) +1). For example, V CC = 5V, C depending on the layout
S = 30fF, CB3 = 150fF, CB4 = 30fF
Then, (5/2) / (((150fF + 30fF) / 30fF) +1) ≈0.357V.
【０００６】[0006]
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ビット線の負荷容
量が大きく、ワード線によって、ビット線対に読み出さ
れた読み出し電位差が小さいという問題点があった。特
に、シェアドセンスアンプ方式の場合には、ビット線対
が長くなり負荷容量による電位差減少は無視できないも
のであった。Since the conventional semiconductor memory device is constructed as described above, the load capacitance of the bit line is large and the difference in the read potential read by the word line to the bit line pair is small. There was a problem. In particular, in the case of the shared sense amplifier system, the bit line pair becomes long and the decrease in the potential difference due to the load capacitance cannot be ignored.
【０００７】この発明は、ビット線の負荷容量を少しで
も低減し、読み出し電位差を大きくすることができる半
導体記憶装置を得ることを目的とする。An object of the present invention is to provide a semiconductor memory device capable of reducing the load capacitance of bit lines and increasing the read potential difference.
【０００８】[0008]
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、たとえば、１トランジスタ・１キャパシタ
型の半導体記憶装置に関するものであり、以下の要素を
有するものである。 （ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対の電位差を増幅する第１の
アンプ、（ｄ）上記第１のアンプで増幅された電位差を
さらに増幅する第２のアンプ、（ｅ）上記第１のアンプ
と第２のアンプの間に設けられ、所定の制御信号により
第１のアンプと第２のアンプを所定のタイミングで接続
するスイッチ。A semiconductor memory device according to a first aspect of the present invention relates to, for example, a one-transistor / one-capacitor type semiconductor memory device and has the following elements. (A) a memory cell portion for storing information, (b) a bit line pair for detecting the information stored in the memory cell portion as a potential difference, (c) a first amplifier for amplifying the potential difference between the bit line pair, ( d) a second amplifier that further amplifies the potential difference amplified by the first amplifier, and (e) is provided between the first amplifier and the second amplifier, and is connected to the first amplifier by a predetermined control signal. A switch that connects the second amplifier at a predetermined timing.
【０００９】また、第２の発明に係る半導体記憶装置
は、たとえば、シェアド型センスアンプ方式の半導体記
憶装置に関するものであり、以下の要素を有するもので
ある。 （ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対に対応して設けられ、上記
ビット線対の電位差を増幅する第１のアンプ、（ｄ）少
なくとも２以上の第１のアンプに対応して設けられ、第
１のアンプで増幅された電位差をさらに増幅する第２の
アンプ、（ｅ）上記各第１のアンプと第２のアンプの間
にそれぞれ設けられ、所定の制御信号により、いずれか
ひとつの第１のアンプと第２のアンプを所定のタイミン
グで接続するスイッチ。A semiconductor memory device according to the second invention relates to, for example, a shared sense amplifier type semiconductor memory device, and has the following elements. (A) a memory cell portion for storing information, (b) a bit line pair for detecting the information stored in the memory cell portion as a potential difference, and (c) a bit line pair provided corresponding to the bit line pair. A first amplifier for amplifying the potential difference of (d), a second amplifier provided corresponding to at least two first amplifiers and further amplifying the potential difference amplified by the first amplifier, (e) the above A switch that is provided between each of the first and second amplifiers and that connects any one of the first and second amplifiers at a predetermined timing by a predetermined control signal.
【００１０】[0010]
【作用】第１及び第２の発明に係る半導体記憶装置は、
第１のアンプ（ｎ型センスアンプ）の動作後に、第２の
アンプ（ｐ型センスアンプ）が動作すればよいことに着
目し、第１のアンプ（ｎ型センスアンプ）と第２のアン
プ（ｐ型センスアンプ）の間に、スイッチを設け、ワー
ド線が”Ｈ”になるときはスイッチをオフにして第２の
アンプを切り離しておくことにより、第２のアンプに接
線されたビット線の負荷容量を無視できるようにし、全
体としてビット線の負荷容量を低減したものである。そ
して、第１のアンプ（ｎ型センスアンプ）で電位差を増
幅した後に、スイッチをオンにして、第２のアンプ（ｐ
型センスアンプ）を動作させ、さらに電位差を増幅させ
るようにしたものである。第２のアンプ（ｐ型センスア
ンプ）がスイッチにより動作するときは、すでに第１の
アンプによりビット線対の電位差が増幅されているの
で、第２のアンプに接続されたビット線の負荷容量によ
る電位差減少の影響はなくなる。The semiconductor memory device according to the first and second inventions is
Paying attention to the fact that the second amplifier (p-type sense amplifier) should operate after the operation of the first amplifier (n-type sense amplifier), the first amplifier (n-type sense amplifier) and the second amplifier ( A switch is provided between the p-type sense amplifier), and when the word line becomes “H”, the switch is turned off to disconnect the second amplifier, and thereby the bit line tangential to the second amplifier is separated. The load capacitance can be ignored and the bit line load capacitance is reduced as a whole. Then, after the potential difference is amplified by the first amplifier (n-type sense amplifier), the switch is turned on and the second amplifier (p
Type sense amplifier) is operated to further amplify the potential difference. When the second amplifier (p-type sense amplifier) operates by the switch, the potential difference of the bit line pair has already been amplified by the first amplifier, so that it depends on the load capacitance of the bit line connected to the second amplifier. The effect of decreasing the potential difference disappears.
【００１１】[0011]
実施例１．図１は、第１の発明を説明するための１トラ
ンジスタ１キャパシタ型の半導体記憶装置の一実施例を
示す図で、１トランジスタ５および１キャパシタ６から
成るメモリセル部を有するビット線対Ｂ．Ｌ．、バー
Ｂ．Ｌ．にｎ型センスアンプ１（第１のアンプの一例）
が接続されている。また、ビット線対には制御信号Ｓ１
により制御されるｎ型トランジスタ３および４（スイッ
チの一例）を介してｐ型センスアンプ２（第２のアンプ
の一例）が接続され、さらに、信号ＣＹにより制御され
るｎ型トランジスタ７、８を介してＩ／Ｏ線対が接続さ
れている。Example 1. FIG. 1 is a diagram showing an embodiment of a semiconductor memory device of a one-transistor / one-capacitor type for explaining the first invention. A bit line pair B.B having a memory cell portion including one transistor 5 and one capacitor 6 is shown. L. , Bar B. L. N-type sense amplifier 1 (an example of the first amplifier)
Are connected. The control signal S1 is applied to the bit line pair.
Is connected to a p-type sense amplifier 2 (an example of a second amplifier) via n-type transistors 3 and 4 (an example of a switch) controlled by, and further n-type transistors 7 and 8 controlled by a signal CY are connected. The I / O line pair is connected via.
【００１２】また、図３は、この発明に係る半導体記憶
装置の動作を説明するための図であり、各記号は以下の
意味を有している。 ｔ1 ：ワード線Ｗ．Ｌ．の選択 ｔ2 ：ｎ型センスアンプの動作開始 ｔ3 ：制御信号Ｓ１の動作開始 ｔ4 ：ｐ型センスアンプの動作開始 ΔＶ１，ΔＶ２，ΔＶ３：ビット線対の各時点での電位
差FIG. 3 is a diagram for explaining the operation of the semiconductor memory device according to the present invention, and each symbol has the following meaning. t 1 : word line W. L. Selection t 2: n-type sense amplifier operation starts t 3: operation start t of the control signal S1 4: p-type sense amplifier starts operating ΔV1, ΔV2, ΔV3: potential differences at each time point of the bit line pairs
【００１３】次に、図１、図３を用いて、動作について
説明する。まず、時刻ｔ1 でワード線Ｗ．Ｌ．が選択さ
れ時刻ｔ2 でｎ型センスアンプ１が動作する。図３に示
すようにｎ型センスアンプが動作し始める時刻ｔ2 にお
いては制御信号Ｓ１は０Ｖ、すなわち、ｎ型トランジス
タ３、４はいずれもオフ状態である。また、ビット線対
の電位差はΔＶ１であるが、時刻ｔ2 からｔ3 までのｎ
型センスアンプの動作によりΔＶ１からΔＶ２を経てΔ
Ｖ３まで増幅されることになる。その後、時刻ｔ3 から
Ｓ１がＶCC＋α（αはＶｔｈ以上）のレベルになりｎ型
トランジスタ３、４がオンになり、時刻ｔ4 からｐ型セ
ンスアンプが動作し始める。すなわち、ワード線がＨｉ
ｇｈになることにより得られるビット線対の読み出し電
位差（ΔＶ１）は （ＶCC／２）／（（ＣＢ１／ＣＳ）＋１） となる。ここで、ＣＢ２が関与していないのは、ｎ型ト
ランジスタ３、４がオフにされていることにより、ＣＢ
２をもつビット線対が接続されていないからである。な
お、時刻ｔ3 以降においてｎ型トランジスタ３、４がオ
ンにされる場合は、すでにｎ型センスアンプにより電位
差はΔＶ１からΔＶ２以上に増幅されているので、ＣＢ
２をもつビット線対が接続されても、悪影響を及ぼす可
能性は少ない。Next, the operation will be described with reference to FIGS. First, at time t 1 , the word line W. L. Is selected and the n-type sense amplifier 1 operates at time t 2 . As shown in FIG. 3, at time t 2 when the n-type sense amplifier starts to operate, the control signal S1 is 0V, that is, the n-type transistors 3 and 4 are all in the off state. The potential difference between the bit line pair is ΔV1, but n from the time t 2 to t 3.
Type sense amplifier operates to change ΔV1 to ΔV2 and then Δ
It will be amplified up to V3. After that, from time t 3 , S1 becomes the level of V CC + α (α is Vth or more), the n-type transistors 3 and 4 are turned on, and the p-type sense amplifier starts operating from time t 4 . That is, if the word line is Hi
The read potential difference (ΔV1) of the bit line pair obtained by becoming gh becomes (V CC / 2) / ((CB1 / CS) +1). Here, CB2 is not involved because the n-type transistors 3 and 4 are turned off.
This is because the bit line pair having 2 is not connected. Note that when the n-type transistors 3 and 4 are turned on after the time t 3 , the potential difference is already amplified from ΔV1 to ΔV2 or more by the n-type sense amplifier.
Even if a bit line pair having 2 is connected, it is unlikely to have an adverse effect.
【００１４】以上のように、この実施例では、１トラン
ジスタ・１キャパシタから成るメモリセルを有するビッ
ト線対とｎ型クロスカップルセンスアンプを接続し、制
御信号をゲートに有するｎ型トランジスタ対を介してｐ
型クロスカップルセンスアンプに接続した半導体記憶装
置を説明した。As described above, in this embodiment, the bit line pair having the memory cell consisting of one transistor and one capacitor is connected to the n-type cross-coupled sense amplifier, and the n-type transistor pair having the control signal at the gate is used. P
A semiconductor memory device connected to a cross-coupled sense amplifier has been described.
【００１５】実施例２．図２は第２の発明に係るシェア
ド型センスアンプ方式の半導体記憶装置についての一実
施例を示す図である。まず、メモリセル部を有する左側
アレイ内のビット線対Ｂ．Ｌ．（Ｌ）、バーＢ．Ｌ．
（Ｌ）はｎ型センスアンプ１Ｌに直接つながり、制御信
号Ｓ１Ｌによって制御されるｎ型トランジスタ３Ｌ、４
Ｌを介してｐ型センスアンプ２と接続される。また、制
御信号Ｓ１Ｒにより制御されるｎ型トランジスタ対３
Ｒ、４Ｒのソース側とドレイン側にそれぞれｐ型センス
アンプ２およびｎ型センスアンプ１Ｒがつながり、この
ｎ型センスアンプ１Ｒには右側アレイ内のビット線対
Ｂ．Ｌ．（Ｒ）、バーＢ．Ｌ．（Ｒ）が接続される。Example 2. FIG. 2 is a diagram showing an embodiment of a shared sense amplifier type semiconductor memory device according to the second invention. First, the bit line pair B. L. (L), bar B. L.
(L) is directly connected to the n-type sense amplifier 1L and is controlled by the control signal S1L.
It is connected to the p-type sense amplifier 2 via L. In addition, the n-type transistor pair 3 controlled by the control signal S1R
A p-type sense amplifier 2 and an n-type sense amplifier 1R are connected to the source side and the drain side of R and 4R, respectively. The n-type sense amplifier 1R includes a bit line pair B. L. (R), bar B. L. (R) is connected.
【００１６】この回路の動作について説明する。例え
ば、左側アレイ内のワード線が選択される場合、Ｓ１
Ｌ、Ｓ１Ｒは共にＬｏｗレベルになっており、先程図３
で説明したように、時刻ｔ1 でワード線が選択され、時
刻ｔ2 で右側ｎ型センスアンプ１Ｌが動作し始めた後、
時刻ｔ3 で信号Ｓ１ＬがＶCC＋αのレベルになろうと
し、時刻ｔ4 でｐ型センスアンプ２が動作し始める。す
なわち、ワード線が”Ｈ”になることによるビット線対
の電位差（ΔＶ１）は （ＶCC／２）／（（ＣＢ３／ＣＳ）＋１） となる。従来例と同様に、ＶCC＝５Ｖ，ＣＢ３＝１５０
ｆＦ，ＣＢ４＝３０ｆＦ（ここでは無視される。）、Ｃ
Ｓ＝３０ｆＦとすると、 （５／２）／（（１５０ｆＦ／３０ｆＦ）＋１）≒０．４１７ となる。従来例と比較すると、１０％以上もアップした
電位差が得られることになる。The operation of this circuit will be described. For example, if the word line in the left array is selected, S1
Both L and S1R are at low level.
As described above, after the word line is selected at time t 1 and the right n-type sense amplifier 1L starts operating at time t 2 ,
At time t 3 , the signal S1L tries to reach the level of V CC + α, and the p-type sense amplifier 2 starts operating at time t 4 . That is, the potential difference (ΔV1) of the bit line pair due to the word line becoming “H” becomes (V CC / 2) / ((CB3 / CS) +1). Similar to the conventional example, V CC = 5V, CB3 = 150
fF, CB4 = 30 fF (ignored here), C
When S = 30fF, (5/2) / ((150fF / 30fF) +1) ≈0.417. Compared with the conventional example, a potential difference improved by 10% or more can be obtained.
【００１７】以上のように、この実施例では、ｐ型クロ
スカップルセンスアンプの両側に２つの異なる制御信号
をゲートに有するｎ型トランジスタ対を介して、それぞ
れｎ型クロスカップルセンスアンプが接続され、さらに
各ｎ型クロスカップルセンスアンプに、１トランジスタ
・１キャパシタから成るメモリセルを有するビット線対
が接続された半導体記憶装置を説明した。As described above, in this embodiment, the n-type cross-coupled sense amplifiers are connected to each other through the n-type transistor pair having two different control signals at their gates on both sides of the p-type cross-coupled sense amplifier, Further, the semiconductor memory device has been described in which each n-type cross-coupled sense amplifier is connected to a bit line pair having a memory cell composed of one transistor and one capacitor.
【００１８】実施例３．上記実施例１および２において
は、ｎ型センスアンプとｐ型センスアンプの場合を示し
たが、これらのタイプのアンプに限るものではなく、時
間的をずらして動作させることが可能な第１のアンプと
第２のアンプがあればよい。Example 3. In the first and second embodiments, the case of the n-type sense amplifier and the p-type sense amplifier is shown, but the present invention is not limited to these types of amplifiers, and the first type that can be operated with a time shift It only needs an amplifier and a second amplifier.
【００１９】実施例４．また、上記実施例では、ｎ型ト
ランジスタ３、４を用いてビット線対の接続を行なう場
合を示したが、ｎ型トランジスタに限るものではなく、
所定の制御信号によりオンオフされるスイッチによりビ
ット線対を接続できるものであればよい。Example 4. Further, in the above embodiment, the case where the bit line pair is connected by using the n-type transistors 3 and 4 has been shown, but the invention is not limited to the n-type transistor.
Any bit line pair can be connected by a switch that is turned on and off by a predetermined control signal.
【００２０】また、上記実施例２ではひとつのｐ型セン
スアンプ（第２のアンプ）を２つのｎ型センスアンプ
（第１のアンプ）で共有する場合を示したが、３つ以上
のｎ型センスアンプ（第１のアンプ）で共有する場合で
もかまわない。３つ以上ある場合でも、制御信号によ
り、ひとつのスイッチがオンされることにより、この発
明と同様の作用効果を奏する。In the second embodiment, one p-type sense amplifier (second amplifier) is shared by two n-type sense amplifiers (first amplifier), but three or more n-type sense amplifiers are used. It does not matter even if it is shared by the sense amplifier (first amplifier). Even if there are three or more switches, one switch is turned on by the control signal, so that the same effect as the present invention can be obtained.
【００２１】[0021]
【発明の効果】以上のように、第１および第２の発明に
よれば、ビット線の負荷容量低減によりワード線選択時
に得られるビット線対の読み出し電位差は増大し、マー
ジンのある半導体記憶装置を得ることができる。As described above, according to the first and second aspects of the present invention, the read potential difference of the bit line pair obtained at the time of selecting the word line increases due to the reduction of the load capacitance of the bit line, and the semiconductor memory device having a margin. Can be obtained.
【図１】第１の発明の一実施例を示す図。FIG. 1 is a diagram showing an embodiment of a first invention.
【図２】第２の発明の一実施例を示す図。FIG. 2 is a diagram showing an embodiment of the second invention.
【図３】動作を示すタイミングチャート図。FIG. 3 is a timing chart showing the operation.
【図４】従来の一例を示す図。FIG. 4 is a diagram showing a conventional example.
【図５】従来の他の例を示す図。FIG. 5 is a diagram showing another conventional example.
１ ｎ型クロスカップルセンスアンプ（第１のアンプの
一例） ２ ｐ型クロスカップルセンスアンプ（第２のアンプの
一例） ３、４ ｎ型トランジスタ（スイッチの一例） ７、８ ｎ型トランジスタ ５ ｎ型トランジスタ ６ キャパシタ Ｓ１，Ｓ１Ｌ，Ｓ１Ｒ 制御信号1 n-type cross-coupled sense amplifier (an example of a first amplifier) 2 p-type cross-coupled sense amplifier (an example of a second amplifier) 3, 4 n-type transistor (an example of switch) 7, 8 n-type transistor 5 n-type Transistor 6 Capacitor S1, S1L, S1R Control signal
Claims (2)
（ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対の電位差を増幅する第１の
アンプ、（ｄ）上記第１のアンプで増幅された電位差を
さらに増幅する第２のアンプ、（ｅ）上記第１のアンプ
と第２のアンプの間に設けられ、所定の制御信号により
第１のアンプと第２のアンプを所定のタイミングで接続
するスイッチ。1. A semiconductor memory device having the following elements: (a) a memory cell section for storing information; (b) a bit line pair for detecting the information stored in the memory cell section as a potential difference; and (c) the bit. A first amplifier that amplifies the potential difference of the line pair, (d) a second amplifier that further amplifies the potential difference amplified by the first amplifier, and (e) between the first and second amplifiers. A switch which is provided and connects the first amplifier and the second amplifier at a predetermined timing by a predetermined control signal.
（ａ）情報を記憶するメモリセル部、（ｂ）上記メモリ
セル部に記憶された情報を電位差として検出するビット
線対、（ｃ）上記ビット線対に対応して設けられ、上記
ビット線対の電位差を増幅する第１のアンプ、（ｄ）少
なくとも２以上の第１のアンプに対応して設けられ、第
１のアンプで増幅された電位差をさらに増幅する第２の
アンプ、（ｅ）上記各第１のアンプと第２のアンプの間
にそれぞれ設けられ、所定の制御信号により、いずれか
ひとつの第１のアンプと第２のアンプを所定のタイミン
グで接続するスイッチ。2. A semiconductor memory device having the following elements: (a) a memory cell section for storing information, (b) a bit line pair for detecting the information stored in the memory cell section as a potential difference, and (c) the bit. A first amplifier provided corresponding to the line pair and amplifying the potential difference of the bit line pair; and (d) a potential difference provided corresponding to at least two first amplifiers and amplified by the first amplifier. A second amplifier that further amplifies, and (e) is provided between each of the first amplifier and the second amplifier, and any one of the first amplifier and the second amplifier is controlled by a predetermined control signal. A switch that connects at a specified timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221381A JPH0562462A (en) | 1991-09-02 | 1991-09-02 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221381A JPH0562462A (en) | 1991-09-02 | 1991-09-02 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562462A true JPH0562462A (en) | 1993-03-12 |
Family
ID=16765892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221381A Pending JPH0562462A (en) | 1991-09-02 | 1991-09-02 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562462A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143982A (en) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | Dynamic semiconductor memory device |
-
1991
- 1991-09-02 JP JP3221381A patent/JPH0562462A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143982A (en) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | Dynamic semiconductor memory device |
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