JPH0559586B2 - - Google Patents
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- JPH0559586B2 JPH0559586B2 JP57161661A JP16166182A JPH0559586B2 JP H0559586 B2 JPH0559586 B2 JP H0559586B2 JP 57161661 A JP57161661 A JP 57161661A JP 16166182 A JP16166182 A JP 16166182A JP H0559586 B2 JPH0559586 B2 JP H0559586B2
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- H—ELECTRICITY
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しく
は実効チヤネル長が2μm以下のＰチヤネルMOS
トランジスタ形成に好適な半導体装置の製造方法
に係る。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and more specifically to a P-channel MOS with an effective channel length of 2 μm or less.
The present invention relates to a method of manufacturing a semiconductor device suitable for forming a transistor.
ＰチヤネルMOSトランジスタの製造に際して
は、ソース、ドレイン領域形成のためにＰ型不純
物として一般にボロンを用いている。ボロンは拡
散係数が大きいためその拡散層は、例えば砒素の
ようなＮ型不純物の拡散層と比較すると、深さ方
向及び横方向の拡散長とも約２倍となる。したが
つて、同一のゲート電極幅を有するＰチヤネル及
びＮチヤネルのMOSトランジスタでは、Ｐチヤ
ネルMOSトランジスタの方がＮチヤネルMOSト
ランジスタよりも実効チヤネル長が短くなる。こ
うした実効チヤネル長の短いトランジスタはパン
チスルー耐圧が低下するためソース、ドレイン間
にリーク電流が発生し易くなる。これを防止する
ために、ソース、ドレイン間のチヤネルが形成さ
れる領域に半導体基板と同導電型の不純物をソー
ス、ドレイン領域の深さと同程度の深さになるよ
うにイオン注入する技術（以下、“深いイオン注
入”技術と称する）が知られている。Ｐチヤネル
MOSトランジスタではＮ型半導体基板のチヤネ
ル形成領域に通常リンイオンを約0.3〜0.5μmの深
さにイオン注入する。こうして形成された“深い
イオン注入層”はドレイン領域近傍から延びる空
乏層がソース領域に達するのを防止できるので、
パンチスルー耐圧を増大することができる。
In manufacturing P-channel MOS transistors, boron is generally used as a P-type impurity to form source and drain regions. Since boron has a large diffusion coefficient, the diffusion length of the diffusion layer in both the depth direction and the lateral direction is approximately twice that of a diffusion layer of an N-type impurity such as arsenic, for example. Therefore, among P-channel and N-channel MOS transistors having the same gate electrode width, the P-channel MOS transistor has a shorter effective channel length than the N-channel MOS transistor. A transistor with such a short effective channel length has a low punch-through breakdown voltage, so that leakage current is likely to occur between the source and drain. In order to prevent this, a technique (hereinafter referred to as "implantation") in which impurities of the same conductivity type as the semiconductor substrate is ion-implanted into the region where the channel between the source and drain is formed to a depth comparable to that of the source and drain regions. (referred to as "deep ion implantation" technology) is known. P channel
In a MOS transistor, phosphorus ions are usually implanted to a depth of about 0.3 to 0.5 μm into a channel forming region of an N-type semiconductor substrate. The "deep ion implantation layer" thus formed can prevent the depletion layer extending from the vicinity of the drain region from reaching the source region.
Punch-through withstand voltage can be increased.
ところで、上述したイオン注入は第１図に示す
イオン注入装置を用いて行われる。以下、イオン
注入装置について説明する。 By the way, the above-mentioned ion implantation is performed using the ion implantation apparatus shown in FIG. The ion implantation device will be explained below.
図中１はイオン源であり、ここで目的イオンを
含んだプラズマが発生される。このイオン源１の
外部には引出し電極２、分離電磁石３、スリツト
４、加速管５、収束系６、図示しないXY方向の
走査電極及び偏向電極等が順次配設されており、
更にこれらの延長上に半導体基板７が配設される
ようになつている。また、この基板７には電流積
分機８が接続されている。 In the figure, numeral 1 is an ion source, where plasma containing target ions is generated. Outside the ion source 1, an extraction electrode 2, a separation electromagnet 3, a slit 4, an acceleration tube 5, a focusing system 6, a scanning electrode in the XY direction, a deflection electrode (not shown), etc. are arranged in this order.
Furthermore, a semiconductor substrate 7 is arranged on the extension of these. Further, a current integrator 8 is connected to this board 7.
イオン源１の放電ガス（リンの場合、通常、フ
オスフイン、PH3）中で発生されたリンイオンは
イオン源１から20〜30kV程度の電圧で引出し電
極２により引出され、イオンビーム９となる。イ
オンビーム９は目的イオンのほかに多くの不要イ
オンを含んでいるので、これを分離電磁石３によ
り分離する。分離されたイオンビームはスリツト
４から加速管５に入射され、大きい加速エネルギ
ーを与えられる。つづいて、イオンビームは収束
系６により収束された後、XY方向に走査されて
基板７全面に均一に打ち込まれるように調整され
る。こうして基板７に打ち込まれたイオンビーム
の電荷は電流として電流積分機８により測定され
る。予め設定されたドーズ量に達すると信号によ
り打ち込みが中止され、次の基板と交換される。 Phosphorus ions generated in the discharge gas (in the case of phosphorus, usually phosphine, PH 3 ) of the ion source 1 are extracted from the ion source 1 by an extraction electrode 2 at a voltage of about 20 to 30 kV, and become an ion beam 9. Since the ion beam 9 contains many unnecessary ions in addition to the target ions, these are separated by the separation electromagnet 3. The separated ion beam is incident on the accelerating tube 5 through the slit 4 and given a large amount of acceleration energy. Subsequently, the ion beam is focused by the focusing system 6, and then scanned in the XY directions and adjusted so that it is uniformly implanted onto the entire surface of the substrate 7. The charge of the ion beam thus implanted into the substrate 7 is measured as a current by a current integrator 8. When the preset dose amount is reached, the implantation is stopped by a signal and replaced with the next substrate.
従来、ＰチヤネルMOSトランジスタの“深い
イオン注入”技術においてはイオン源１のフオス
フイン（PH3）ガス中で発生させた１価のリンイ
オン（P+）をＮ型半導体基板のチヤネル形成領
域にイオン注入していた。通常の半導体装置は
5Vの電源を使用しており、動作余裕を考慮する
とパンチスルー耐圧は10V以上であることが要求
される。しかし、実効チヤネル長が短いＰチヤネ
ルMOSトランジスタにおいて１価のリンイオン
（P+）を用いてパンチスルー耐圧が10V以上とな
るように“深いイオン注入層”を形成するために
は例えば300keVという大きな値の加速エネルギ
ーでイオン注入しなければならない。こうした加
速エネルギーを得るためにはP+を300kVの電圧
で加速しなければならず、イオン注入装置が巨大
化してコスト、設置上の問題等種々の不都合が生
じる。 Conventionally, in the "deep ion implantation" technology for P-channel MOS transistors, monovalent phosphorus ions (P + ) generated in phosphine (PH 3 ) gas in the ion source 1 are ion-implanted into the channel formation region of an N-type semiconductor substrate. Was. A normal semiconductor device is
It uses a 5V power supply, and considering operating margin, the punch-through withstand voltage is required to be 10V or more. However, in order to form a "deep ion implantation layer" using monovalent phosphorus ions (P + ) in a P-channel MOS transistor with a short effective channel length so that the punch-through breakdown voltage is 10 V or more, a large value of 300 keV, for example, is required. Ions must be implanted with an acceleration energy of In order to obtain such acceleration energy, P + must be accelerated at a voltage of 300 kV, which increases the size of the ion implantation device and causes various inconveniences such as cost and installation problems.
そこで、２価のリンイオン（P++）をイオン注
入すれば、同一の加速エネルギーを得るための加
速電圧は１価のリンイオン（P+）の半分でよく、
イオン注入装置を巨大化しなくてもよいと考えら
れる。 Therefore, if divalent phosphorus ions (P ++ ) are implanted, the acceleration voltage to obtain the same acceleration energy is half that of monovalent phosphorus ions (P + ), and
It is considered that there is no need to make the ion implantation device huge.
このように２価のリンイオン（P++）をイオン
注入するためにはイオン源１中のP++を１価のリ
ンイオン（P+）等から効率よく分離しなければ
ならない。イオン源１中のP+とP++は引出し電極
２により低電圧加速でイオン源より引き出され、
分離電磁石３内で異なる軌道を走るため、スリツ
ト４でP++だけを選択することができる。P++は
加速管５内で加速され所定のエネルギーを得る。
加速管５に印加される電圧が同一ならばP++はP+
の２倍のエネルギーを得る。 In order to implant divalent phosphorus ions (P ++ ) in this way, P ++ in the ion source 1 must be efficiently separated from monovalent phosphorus ions (P + ) and the like. P + and P ++ in the ion source 1 are extracted from the ion source with low voltage acceleration by the extraction electrode 2.
Since they run on different orbits within the separation electromagnet 3, only P ++ can be selected by the slit 4. P ++ is accelerated within the acceleration tube 5 and obtains a predetermined energy.
If the voltage applied to the accelerator tube 5 is the same, P ++ is P +
Get twice the energy.
ところが本発明者らの分析によれば従来、放電
ガスとして通常使用されているフオスフイン
（PH3）中ではP++，P+の他にP2 +が多く含まれて
いることが判明している。イオン源１中のP2 +は
イオン源１より引き出された後、分離電磁石３に
入るまでの間に下記のように分解する。 However, according to the analysis of the present inventors, it has been found that phosphin (PH 3 ), which has been conventionally used as a discharge gas, contains a large amount of P 2 + in addition to P ++ and P + . There is. After being extracted from the ion source 1, P 2 + in the ion source 1 is decomposed as described below before entering the separation electromagnet 3.
P2 +→P+＋Ｐ
イオン源１から引出された時点でP2 +はP++と
同一の速度を有するので、P2 +から生成したP+は
分離電磁石３内でP++と同一の軌道を通過する。
したがつて、P2 +を含むイオン源１からP2 ++のみ
をイオン注入しようとしても、2E0のエネルギー
を有するP++とともにE0のエネルギーを有するP+
がイオン注入されるため所望のしきい値電圧やイ
オン注入深さが得られないという欠点がある。 P 2 + →P + +P Since P 2 + has the same velocity as P ++ when extracted from the ion source 1, P + generated from P 2 + has the same velocity as P ++ in the separation electromagnet 3. pass through the orbit of
Therefore, even if an attempt is made to ion-implant only P 2 ++ from the ion source 1 containing P 2 + , both P ++ with energy 2E 0 and P + with energy E 0
Since ions are implanted, there is a drawback that the desired threshold voltage and ion implantation depth cannot be obtained.
本発明はＰチヤネルMOSトランジスタを有す
る半導体装置を製造する場合、イオン注入装置の
小型化を図るとともに十分なパンチスルー耐圧を
有し、高信頼性、高性能、高再現性のＰチヤネル
MOSトランジスタを形成し得る半導体装置の製
造方法を提供することを目的とするものである。
When manufacturing a semiconductor device having a P-channel MOS transistor, the present invention aims to reduce the size of the ion implantation device, has sufficient punch-through withstand voltage, and provides a highly reliable, high-performance, and highly reproducible P-channel MOS transistor.
It is an object of the present invention to provide a method for manufacturing a semiconductor device that can form a MOS transistor.
本発明者らは、適当な放電ガスを選べばP++の
みを効率よく分離できるのではないかと考え、放
電ガスについて検討した結果、フツ化リンが好適
であることを究明した。すなわち、放電ガスとし
てPF5あるいはPF3を用いれば、P2 +はほとんど
検出されず、P++とP+とを非常に良好に分離する
ことができる。したがつて、P++のみをイオン注
入することができるので、イオン注入装置を巨大
化することなく、高性能のＰチヤネルMOSトラ
ンジスタを有する半導体装置を再現性よく製造す
ることができる。
The present inventors thought that P ++ alone could be efficiently separated by selecting an appropriate discharge gas, and after studying the discharge gas, found that phosphorus fluoride was suitable. That is, if PF 5 or PF 3 is used as the discharge gas, P 2 + is hardly detected and P ++ and P + can be separated very well. Therefore, since only P ++ can be ion-implanted, a semiconductor device having a high-performance P-channel MOS transistor can be manufactured with good reproducibility without enlarging the ion implantation apparatus.
すなわち、本発明方法は、Ｎ型半導体基板のチ
ヤネル形成領域に選択的にリンイオンをイオン注
入する工程と、該チヤネル形成領域上にゲート酸
化膜を介してゲート電極を形成する工程と、該ゲ
ート電極をマスクとしてＰ型不純物をイオン注入
し、ソース、ドレイン領域を形成する工程とによ
りＰチヤネルMOSトランジスタを有する半導体
装置を製造する工程において、PF5又はPF3雰囲
気中で発生させた２価のリンイオンを前記チヤネ
ル形成領域にイオン注入することを特徴とするも
のである。 That is, the method of the present invention includes a step of selectively implanting phosphorus ions into a channel formation region of an N-type semiconductor substrate, a step of forming a gate electrode on the channel formation region via a gate oxide film, and a step of forming a gate electrode on the channel formation region. In the process of manufacturing a semiconductor device having a P-channel MOS transistor by ion-implanting P-type impurities using a mask as a mask and forming source and drain regions, divalent phosphorus ions generated in a PF 5 or PF 3 atmosphere are used. The method is characterized in that ions are implanted into the channel forming region.
以下、本発明をＰチヤネルMOSトランジスタ
製造に適用した実施例を第２図ａ〜ｃを参照して
説明する。
Hereinafter, an embodiment in which the present invention is applied to the manufacture of a P-channel MOS transistor will be described with reference to FIGS. 2a to 2c.
まず、Ｎ型シリコン基板１１表面に厚さ600Å
の熱酸化膜１２を形成した。次に、PF5ガス中で
発生させた２価のリンイオン（P++）を加速エネ
ルギーを変化させ、ドーズ量１×1012cm-2の条件
で図示しないホトレジストパターンをマスクとし
てチヤネル形成領域にイオン注入し、N+型不純
物層（“深いイオン注入層”）１３を形成した（第
１図ａ図示）。 First, a film with a thickness of 600 Å was applied to the surface of the N-type silicon substrate 11.
A thermal oxide film 12 was formed. Next, divalent phosphorus ions (P ++ ) generated in PF 5 gas are accelerated with varying energy, and are applied to the channel formation region at a dose of 1×10 12 cm -2 using a photoresist pattern (not shown) as a mask. Ion implantation was performed to form an N + type impurity layer ("deep ion implantation layer") 13 (as shown in FIG. 1a).
次いで、全面に不純物ドープト多結晶シリコン
を堆積した後、この多結晶シリコン及び前記酸化
膜１２を順次パターニングして前記チヤネル形成
領域のN+型不純物層１３上にゲート酸化膜１４
を介してゲート電極１５を形成した（第２図ｂ図
示）。 Next, after depositing impurity-doped polycrystalline silicon over the entire surface, this polycrystalline silicon and the oxide film 12 are sequentially patterned to form a gate oxide film 14 on the N + type impurity layer 13 in the channel formation region.
A gate electrode 15 was formed through the wafer (as shown in FIG. 2b).
次いで、前記ゲート電極１５をマスクとしてボ
ロンを加速エネルギー40keV、ドーズ量１×1015
cm-2の条件でイオン注入してP+型ソース、ドレ
イン領域１６，１７を形成した。つづいて、全面
にCVD−SiO2膜１８を堆積した後、コンタクト
ホール１９，１９を開孔した。つづいて、全面に
Al膜を蒸着した後、パターニングしてAl配線２
０，２０を形成し、実効チヤネル長LEFF＝2μmの
ＰチヤネルMOSトランジスタを製造した（第２
図ｃ図示）。 Next, using the gate electrode 15 as a mask, boron is accelerated at an energy of 40 keV and a dose of 1×10 15
P + type source and drain regions 16 and 17 were formed by ion implantation under cm -2 conditions. Subsequently, after depositing a CVD-SiO 2 film 18 on the entire surface, contact holes 19 and 19 were opened. Next, the entire
After depositing the Al film, it is patterned and the Al wiring 2
A P-channel MOS transistor with an effective channel length L EFF = 2 μm was fabricated (second
Figure c).
しかして、上述した製造方法によれば、PF5中
で発生させた２価のリンイオン（P++）のみを、
１価のリンイオン（P+）をイオン注入する場合
の半分の加速電圧でイオン注入してN+型不純物
層１３を形成することができるので、イオン注入
装置を小型化することができ、しかも所望のしき
い値電圧やイオン注入深さを有する高性能のＰチ
ヤネルMOSトランジスタを再現性よく製造する
ことができる。 According to the above-mentioned manufacturing method, only the divalent phosphorus ions (P ++ ) generated in PF 5 ,
Since the N + type impurity layer 13 can be formed by implanting monovalent phosphorus ions (P + ) at half the acceleration voltage, the ion implantation device can be downsized, and the desired A high-performance P-channel MOS transistor having a threshold voltage and ion implantation depth of
また、第３図に示す如くイオン注入の際の加速
エネルギーを150keV以上にすれば、パンチスル
ー耐圧10V以上の信頼性の高いＰチヤネルMOS
トランジスタを製造することができる。 In addition, as shown in Figure 3, if the acceleration energy during ion implantation is set to 150 keV or higher, a highly reliable P-channel MOS with a punch-through breakdown voltage of 10 V or higher can be achieved.
Transistors can be manufactured.
なお、上記実施例と同様な方法でゲート電極１
５の幅を変えることにより製造された実効チヤネ
ル長LEFFが1.6μm及び1.2μmのＰチヤネルMOSト
ランジスタにおいては、第３図から判るように加
速エネルギーを夫々210keV，260keV以上にすれ
ば、パンチスルー耐圧を10V以上にすることがで
きる。 Note that the gate electrode 1 is formed in the same manner as in the above embodiment.
In P-channel MOS transistors with effective channel length L EFF of 1.6 μm and 1.2 μm manufactured by changing the width of 5, punch-through can be achieved by increasing the acceleration energy to 210 keV and 260 keV or more, respectively, as shown in Figure 3. The withstand voltage can be increased to 10V or more.
また、本発明方法において用いられるフツ化リ
ンは上記実施例の如くPF5に限らずPF3でもよい。 Furthermore, the phosphorus fluoride used in the method of the present invention is not limited to PF 5 as in the above embodiments, but may also be PF 3 .
本発明によれば実効チヤネル長が2μm以下のＰ
チヤネルMOSトランジスタを有する半導体装置
を製造する場合、イオン注入装置を小型化できる
とともに十分なパンチスルー耐圧を有し、高信頼
性、高性能、高再現性のＰチヤネルMOSトラン
ジスタを形成し得る半導体装置の製造方法を提供
できるものである。
According to the present invention, P with an effective channel length of 2 μm or less
When manufacturing a semiconductor device having a channel MOS transistor, the ion implantation device can be made smaller, and the semiconductor device has sufficient punch-through withstand voltage and can form a highly reliable, high-performance, and highly reproducible P-channel MOS transistor. It is possible to provide a manufacturing method.
第１図はイオン注入装置の概略を示す説明図、
第２図ａ〜ｃは本発明の実施例におけるＰチヤネ
ルMOSトランジスタの製造方法を工程順に示す
断面図、第３図は加速エネルギーとパンチスルー
耐圧との関係を実効チヤネル長をパラメータとし
て示す線図である。
１１……Ｎ型シリコン基板、１３……N+型不
純物層、１４……ゲート酸化膜、１５……ゲート
電極、１６，１７……P+型ソース、ドレイン領
域、１８……CVD−SiO2膜、１９……コンタク
トホール、２０……Al配線。
FIG. 1 is an explanatory diagram showing the outline of the ion implantation device;
2a to 2c are cross-sectional views showing the manufacturing method of a P-channel MOS transistor according to an embodiment of the present invention in the order of steps, and FIG. 3 is a diagram showing the relationship between acceleration energy and punch-through breakdown voltage using the effective channel length as a parameter. It is. 11... N type silicon substrate, 13... N + type impurity layer, 14... Gate oxide film, 15... Gate electrode, 16, 17... P + type source, drain region, 18... CVD-SiO 2 Film, 19...contact hole, 20...Al wiring.
Claims (1)
にリンイオンをイオン注入する工程と、該チヤネ
ル形成領域上にゲート酸化膜を介してゲート電極
を形成する工程と、該ゲート電極をマスクとして
Ｐ型不純物をイオン注入し、ソース、ドレイン領
域を形成する工程とによりＰチヤネルMOSトラ
ンジスタを有する半導体装置を製造する方法にお
いて、PF5又はPF3雰囲気中で発生させた２価の
リンイオンを前記チヤネル形成領域にイオン注入
することを特徴とする半導体装置の製造方法。1 A step of selectively implanting phosphorus ions into a channel forming region of an N-type semiconductor substrate, a step of forming a gate electrode on the channel forming region via a gate oxide film, and a step of injecting P-type impurities using the gate electrode as a mask. In a method for manufacturing a semiconductor device having a P-channel MOS transistor by ion-implanting and forming source and drain regions, divalent phosphorus ions generated in a PF 5 or PF 3 atmosphere are introduced into the channel forming region. A method for manufacturing a semiconductor device characterized by ion implantation.
Priority Applications (1)
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|---|---|---|---|
| JP16166182A JPS5950563A (en) | 1982-09-17 | 1982-09-17 | Manufacture of semiconductor device |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11288896A (en) | 1998-04-03 | 1999-10-19 | Mitsubishi Electric Corp | Manufacture of semiconductor device and the semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549470A (en) * | 1977-06-22 | 1979-01-24 | Shin Meiwa Ind Co Ltd | Refuse treating device |
-
1982
- 1982-09-17 JP JP16166182A patent/JPS5950563A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549470A (en) * | 1977-06-22 | 1979-01-24 | Shin Meiwa Ind Co Ltd | Refuse treating device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5950563A (en) | 1984-03-23 |
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