【発明の詳細な説明】[Detailed description of the invention]
本発明は、位相偏移による変調に対するコヒーレント復調の方法（ａＱｐｔｏｃ
ｅｄｅ ｄｅ ｄｓｍｏｄ山１ｉｏｎ ｃｏｈｅｒｈａ（ｅ ｐｏｕｒｍｏｄ山
ｔｉｏａ ！ ｄｓｐｌｘｃｓｍｃａｔ ｄｅ ｐｈｘｓ＋） と、この方法を
実行するための装置に係わる。
従って本発明は、例えばＭＤＰ２又はｉｌ［ｌＰ４タイプの変調を使用する通信
システムに適用可能である。
当業で公知の電流復調器では、中間周波数ｆ のアナログ信号は、位相チャネル
と直交位相チャネルにお、ける多重化と、それに続く二重周波数ｆｆｒｅｑａｅ
ｎｃｅ＋ ｄｏｗｂｌｅｘ）の除去のためのが波とによってベースバンド（ａｏ
＋ ｂｔｎｄｅ ｄｈ ｔ＋１＋ｅ） に変形される。
その後にその信号はチャネル毎にディジタル化され、整合フィルタを通過した後
にベースバンド信号が得られ、このベースバンド信号は次の複素数によって表さ
れ台。
ｒｋ＝ ｒ（ｋＴ−＝ ｇ ｅｘｐθ（ｋＡｗ、Ｔ、＋φｋ））ｓｋ＋ ｎｋ前
式中で、
ｇはそのチャネルによって生じさせられる利得（損失）であＴ は記号時間であ
り、
−ｓ、−ｅｘｐＯ芳Ｑ ＋ ｓ ｈ は瞬間ｋＴ、において送り出される記号で
あり、Ｖが位相状態の数を表し、１が符号化されたビットに相当する整数であり
、
ｎ、は、瞬間ｋＴ、における白色ガウス形雑音の表現であり、
Δｗ、＝２πΔｆｌであり、過言発振器と受信発振器との間の周波数の差に相当
する。
δＷ＝ΔＷ Ｔ であるならば、
Ｓ
’に＝ ｇ ｅｘｐ（ｊ（ｋｃ５ｗ＋φｂ））Ｓｋ＋ ％であり、
ｈｋ＝ ｇ ｅｘｐ（ｉ（ｋ６ｗ＋φｋ））と仮定すると次の要約された表記法
が得られる。
ｒｋ：ｈｋＳｋ＋ｎｋ゛
チャネル推定に基づく復調では、良好な機能のために不可欠な条件は、ｒＲ＋
Ｉ Ｊ個の記号から構成されるブロックを形成するように、１個の情報記号毎に
（受信者側にアプリオリに知られている）Ｒ個の基準記号を挿入することである
。こうしたに個の基準記号は、ブロック毎に同一であってもよ（、又は、例えば
１つ（ＭＤＰ２の場合）もしくは２つ（Ｍ［ｌＰ４の場合）の、屑期Ｎ＝２ −
Ｌ （ａ＋ ＞＞ １）の疑似ランダムシーケンスから構成されてもよい。Ｒの
大きさは約１０前後であってよく、１の大きさは数１０でありでよい。
チャネルが緩慢に変化可能であるならば、φに＝φ且っδＷ二〇であると仮定で
き、従って各ブロックの開始のための時間起点の決定において、
ｋε （０，・・・、Ｒ−１）の場合に、ｈｋ＝ｈ［！／２と仮定される。
間隔（０，、、、、Ｒ−１１において受け取られる信号を知ることと、付加雑音
ｎ、のガウス形特性とによって、変数りが最尤推定法に従って推定されることが
可能である。このことは、次のように定義される関数りを最小化することを意味
する。
それに続いて、表記法ｈ＝ｈ ＋ｊｈ によって、ｈ とｈｌに関して次のよう
に勾配りを計算することが可能である。
が得られる。
それに続いてコヒーレント復調を行うためＩこ、が行われる。
この復調は受信信号の出力を保つべきであり、従って、１６１による正規化が正
当化される。
この復調方法の利点は、位相の曖昧性の除去と、ガウス性雑音に対する優れた抵
抗である。記号の同期化力くめられる時１こは、位相推定量の収束は、１つのブ
ロックの持続時間、即ち（Ｒ＋Ｉ）Ｔ 反復よりも小さい。位相推定の低頻度（
よ、次の場合にこの方法を適用不可能にする。
これは発振器のドリフトに対する大きな制約を意味する。
ループによる復調においては、勾配アルゴリズムが、１’ｔ、ＫｏｂｔＨ＋ｈｉ
による「搬送波変調データ通信システム用の同時適応推定／決定アルゴリズム（
ＳｉｉｉｔｌＮｎｅａｕｓ ａｄａｐｔｉマｅｅ＋１ｉ１ｔｉｏａ ！ｏｄ ｄ
ｅｃｉｓｉｏＱｘｌｇｏｒｉｔｈｍ ｔｏｒｃｚ＋＋ｉｅｒ ＠ｏｄｕ１ｇｌｉ
ｏｃｄｚｌｉ ｔｒｚｎ＋ｅｉ＋＋ｉｏｎ ｒＴｓｌｅｍ＋ｌ Ｊと表題された
論文（ＩＥＥＥＴ＋ｘｎ＋ｚｅｊｉｏｎ ｔｎｄ ｅｏ＠ｍｏｎｉｃｉｌｉｏｎ
ｌ＋ｅｈ＊ａｌｃｇｌ； ｔｏｌ Ｃ０Ｍ−１９゜ｌａｍｅ １９７１． Ｈ
，２６８−２８０＞に説明されるような費用関数（ｆｏａｅｌｉｏｎ ｄｅ ｃ
ｏａｔ）を最小化するために使用される。この費用関数は、最尤推定法による決
定基準を得るために作られる。
Ｑ、−ａｒｇ（ｈｋ）−に６ｗ＋φ、ｍｏｄ２πこの費用関数の誘導においては
、次のようなフェーズエラーの推定が得られ、
且つ
転、−中、＋８ｗ、−ｐｇ、ｒｎｏｄ２πＡｙ、−δｗｋ−、−ａｔ、ｍｏｄ２
ｘであり、
βが勾配の段階であり、ル−プの嗜Ｊ得（こ相当する。αもル−プ択されること
が可能である。
と呼ばれることが可能である。
この決定に基づくシステム（よ、位相の曖昧性の問題を解決しない。雑音が太き
（１時に（よ、その収束（よ比較的緩慢である。
本発明の目的はこれらの問題を解決することである。
この目的のために、本発明；よ位相偏移Ｉ；よる変調（こ対するコヒーレント復
調の方法を提案し、この方法＋１、各データブロックの初めに伝送される基準記
号シーケンス１；基づく位相推定段階と、
それに続く、二次の位相自動制御（ｉ＋＋ｅ＋マｉ＋ｓｅｍｅＱｌ ｄ！ｐｈ＊
＋ｃ ｄ口ｅｃｏｎｄ ｏ＋ｄ＋ｅｌ の段階とを含むことを特徴とする。
この装置は、
基準記号に基づく位相推定のための回路と、二次位相自動制御ループ
とを含むことを特徴とする。
前記位相推定回路は、
遅延回路と、
乗算器回路と加算器−累算器回路と変換回路とを通過させられた遅延回路入力信
号を、そのｊ［２の入力において受け取る蔦１の乗算器回路を含むことが宵利で
あり、更に前記回路が、
前記変換回路と前記加算器−累算器回路とに接続された基準シーケンスの同期化
のための回路と、
その出力が前記乗算器の第２の入力に接続されるシーケンス符号化回路
とを含む。
この装置は、Ｓｌｌ比が低い場合にも十分良好な受信を可能にする。
この装置は特に、フェーディングを有するチャネルを使用する通信システムと、
機密保護が不可欠であるシステムに適している。この装置は、位相の曖昧性を除
去することを可能にし更に独立的に生じさせられる記号に対する同期化を前提と
して、効率的に周波数の追跡することを可能にする。
本発明の特徴と利点が、本発明の装置を例示する添付図面を参照して、非限定的
な実施例の以下の説明から更に明らかにな本発明の複翼方法では、各ブロックの
初めにおける基準記号シーケンスの送信が、チャネルの推定による位相の推定を
可能にする。その後で、所謂「決定指示」の位相自動制御ループ（ｗｏｅ ｂｏ
ｌＩｃｌｅ ｄ’１ｓｔｅｒｙｉ＋５ｅｉｅｎｌ ｄｅ ｐｈｘ＋ｅ ｄｉｌｅ
’ ｄｅｅｉｔｉｏａ−ｄｉ＋ｅｃｌｃｄ’）が、その位相推定に関する限り
残りの時間を引き継ぐ。適切な制御システムが、連続する２つの推定量を使用す
ることを可能にする。周波数の追跡自体は、このループによって絶えず確保され
る。
この方法を説明するためには、雑音は無視され、従ってこうした推定値は完全な
ものであると見なされることが可能である。
ｒｋ＝ ｅｘｐ（ｊ（ｌＪｗ＋φｋ））Ｓｋδ嘗の推定値が、残りの周波数を除
去するために使用され、この場合にその信号がＵ、と表される。
ｕｋ＝ ｅｘｐ（ｉφｋ）”ｋ
その後で成分φ、が除去される。これは次の２つの方法のどちらかによって、即
ち
−チャネルの推定量によって基準記号を受け取った後で、−チャネルの推定量に
よる訂正を維持しながら、残りの時間に対して前記ループによって、
行われることが可能である。
チャネル推定の計算は、Ｒｄｕ（個の反復を必要とし、且つ（基準シーケンスの
中間における）時間ｔ＋Ｌにおける推定に対応する。従ってＵ、を（ｒｊｌ）Ｔ
だけ遅延させることによΔφＲ−０であるが故にｖＲ−８ｒ＋１である。
反復に＝ｒにおいて、信号ｖｋの位相は完全に訂正される。この瞬間には、前記
ループの位相推定をゼロにすることが必要である。
４φ２−０゜
その後で信号Ｖ は、次式のＷｋを形成するために、前記ルに
一ブによって位相を訂正されなければならない。
図１に示される前記方法を実行するための装置は、ワイヤード論理構造に対応し
ているが、マイクロプログラム構造への変換は直ちに可能である。
二重線は複素数信号を表し、単線は実数信号を表す。矢印はその演算が行われる
順序を示す。
この装置は、
−基準記号に基づいた位相推定回路１Ｇと、−所謂「決定指示」の二次位相ロ動
制御ループ２０とを含み、前記回路１０は、このループ２０の２つの要素の間に
挿入されている。
ループ２Ｇは次の諸要素を連続して有する。
−周波数補正のための第１の乗算器回路２１と、−位相補正のための第２の乗算
器回路２２と、−共役回路２５を通過して二重比較器２３の入力信号をその第２
の入力に受け取る東３の乗算器回路２４と、リリ
ー 虚数部を選択する回路２６、
− 次の諸要素を含む第１のフィードバック経路と、・ αによる乗算を行う第
４の乗算回路２７、・ 遅延Ｔ （Ｔ は記号時間）を含む第１の加算器−累算
器回路２８、
・ 同様に遅延Ｔ を含む第２の加算器−累算器回路２９、・ 前記第１の乗算
器回路２１の蔦２の入力に接続された出力を有する変換回路３０、
− 次の諸要素、即ち
・ βによる乗算を行う東５の乗算回路３１、・ 第３の加算器−累算器回路３
２、
・ 前記第２の乗算器回路２２の策２の入力に接続さｄた出力を有する変換回路
３３、
とを含む′Ｍ２のフィードバック経路とを含む。
第１の回路１０は、これらの２つの乗算器回路の間に、−第２の乗算器回路１３
と加算器−累算器回路１４と変換回路１５とを通過させられたループ２ｏの罵１
の乗算器回路２１の出方信号を、その東２の入力に受け取る第１の乗算器回路（
１２）とを連続して有する。
この第１の回路１０は更に、基準シーケンスの同期化の回路１Ｇをも有し、この
回路１６は、
・ ループ２０の第３の加算器−累算器回路３２と、・ 変換回路１５と、
・ 回路１０の加算器−累算器回路１４と、・ 回路１０の第２の乗算器回路［
３の蔦２の入力とに接続された出力を有するシーケンス符号化回路１７− 瞬間
１（基準シーケンスの初め）における、加算器−累算器回路１４に割り当てられ
たゼロ化信号と、−回路１７の出力における基準記号ｓＨの発生を可能にする、
ＩからにまでのＲつの記号の間の妥当性検査信号と、−回路１５のための変換命
令信号と、
−基準シーケンスの終りにおける、ｔｉ算器−累算器回路３２に割り当てられた
ゼロ化信号
とである。
本発明の装置の機能においては、ｍｌの乗算器回路Ｈによってその残余の周波数
が除去され終わった信号ｒ、に対応する信号ｕｋが、乗算回路
The present invention provides a method of coherent demodulation for modulation with phase shift (aQptoc
ede de dsmod mountain 1ion coherha (e pourmod mountain
Tioa! dsplxcsmcat de phxs+) and this method
It pertains to the equipment for execution.
The invention therefore provides for communication using modulation of the MDP2 or il[lP4 type, for example.
Applicable to the system.
In current demodulators known in the art, an analog signal of intermediate frequency f is divided into phase channels
and quadrature channels, followed by dual frequency ffreqae
nce+dowblex) for the removal of the baseband (AO
+ btnde dh t+1+e).
The signal is then digitized channel by channel and passed through a matched filter.
A baseband signal is obtained, and this baseband signal is represented by the following complex number:
A stand.
rk= r(kT-= g expθ(kAw,T,+φk))sk+ nk ago
During the ceremony,
g is the gain (loss) caused by the channel and T is the symbol time.
the law of nature,
-s, -expOyoshiQ + s h is the symbol sent out at the instant kT,
, where V represents the number of phase states and 1 is an integer corresponding to the encoded bit.
,
n, is the representation of white Gaussian-shaped noise at the instant kT,
Δw, = 2πΔfl, which corresponds to the frequency difference between the exaggerated oscillator and the receiving oscillator
do.
If δW=ΔWT, then
S
'to = g exp (j (kc5w + φb)) Sk + %,
Assuming hk=gexp(i(k6w+φk)), we have the following condensed notation:
is obtained.
rk:hkSk+nk゛
In demodulation based on channel estimation, the essential condition for good functionality is rR+
Each information symbol forms a block consisting of IJ symbols.
is to insert R reference symbols (known a priori to the recipient).
. These reference symbols may be the same from block to block (or e.g.
One (in the case of MDP2) or two (in the case of M[lP4), scrap stage N = 2 -
It may be composed of L(a+>>1) pseudo-random sequences. R's
The size may be around 10, and the size of 1 may be several tens.
If the channel can change slowly, we can assume that φ = φ and δW20.
Therefore, in determining the time starting point for the start of each block,
In the case of kε (0,..., R-1), hk=h[! /2 is assumed.
Knowing the signal received in the interval (0, , , , R-11 and adding noise
Due to the Gaussian characteristic of n, the variable ri can be estimated according to the maximum likelihood estimation method.
It is possible. This means minimizing the function ri defined as
do.
Subsequently, by the notation h=h + jh, we have the following for h and hl:
It is possible to calculate the slope.
is obtained.
Subsequently, I-I is performed to perform coherent demodulation.
This demodulation should preserve the power of the received signal, so the normalization by 161 is correct.
justified.
The advantages of this demodulation method are phase ambiguity removal and good resistance to Gaussian noise.
I am against it. When combined with symbol synchronization forces, the convergence of the phase estimator is
The duration of the lock is less than (R+I)T iterations. Low frequency of phase estimation (
This makes this method inapplicable in the following cases.
This means a major constraint on oscillator drift.
In loop demodulation, the gradient algorithm is 1't, KobtH+hi
“Simultaneous Adaptive Estimation/Decision Algorithm for Carrier Modulated Data Communication Systems” by
SiiiitlNneaus adaptimaee+1i1tioa! od d
ecisioQxlgorithm torcz++ier @odu1gli
Titled ocdzli trzn+ei++ion rTslem+l J
Paper (IEEEET+xn+zejion tnd eo@monicilion
l+eh*alcgl; tol C0M-19゜lame 1971. H
, 268-280>.
oat). This cost function is determined by the maximum likelihood estimation method.
It is created to obtain a fixed standard.
Q, -arg(hk)- is 6w+φ, mod2π In the induction of this cost function,
, we get an estimate of the phase error as follows,
and
rotation, -medium, +8w, -pg, rnod2πAy, -δwk-, -at, mod2
x,
β is the step of the gradient, which corresponds to the loop selection. α is also the loop selection.
is possible.
can be called.
Systems based on this decision (yo, do not solve the phase ambiguity problem, are noisy
(At 1 o'clock (yo, its convergence (yo) is relatively slow.
The aim of the invention is to solve these problems.
To this end, the present invention uses modulation by phase shift I (as opposed to coherent demodulation).
We proposed a method of
No. Sequence 1; a phase estimation step based on
Subsequently, the second-order phase automatic control (i++e+myi+semeQl d!ph*
+c, d, econd, o+d+el.
This device is
Circuit for phase estimation based on reference symbol and quadratic phase automatic control loop
It is characterized by including.
The phase estimation circuit is
a delay circuit;
The delay circuit input signal is passed through a multiplier circuit, an adder-accumulator circuit, and a conversion circuit.
It is advantageous to include a multiplier circuit of 1 which receives the signal at its j[2 input.
Yes, and furthermore, the circuit is
synchronization of reference sequences connected to said conversion circuit and said adder-accumulator circuit;
and a circuit for
a sequence encoding circuit whose output is connected to a second input of said multiplier;
including.
This device allows sufficiently good reception even at low SLL ratios.
The apparatus is particularly applicable to communication systems using channels with fading;
Suitable for systems where security is essential. This device removes phase ambiguity.
Furthermore, it presupposes synchronization for independently generated symbols.
This allows for efficient frequency tracking.
The features and advantages of the invention will be explained in a non-limiting manner with reference to the accompanying drawings, which illustrate the device of the invention.
In the biplane method of the present invention, which will become clearer from the following description of an exemplary embodiment, each block
The transmission of the reference symbol sequence at the beginning allows the estimation of the phase by estimation of the channel.
enable. Thereafter, a so-called "decision instruction" phase automatic control loop (woebo
lIcle d’1steryi+5eienl de phx+e dile
’ deeitioa-di+eclcd’) as far as its phase estimation is concerned.
Take over the rest of the time. A suitable control system uses two successive estimators.
make it possible to Frequency tracking itself is constantly ensured by this loop.
Ru.
To illustrate this method, noise is ignored and these estimates are therefore perfect
It is possible to be considered as a thing.
The estimated value of rk=exp(j(lJw+φk))Skδ嘗 is calculated by removing the remaining frequencies.
In this case, the signal is denoted as U.
uk=exp(iφk)”k
The component φ is then removed. This can be done immediately in one of two ways:
Chi
− After receiving the reference symbol by the channel estimator, − the channel estimator
For the rest of the time, by the loop, while maintaining the correction due to
It is possible to do so.
The computation of the channel estimate requires Rdu(iterations) and (of the reference sequence)
corresponds to the estimate at time t+L (in the middle). Therefore, U, (rjl)T
By delaying by .DELTA.φR-0, it becomes vR-8r+1.
At iteration=r, the phase of signal vk is completely corrected. At this moment, said
It is necessary to zero the phase estimate of the loop.
4φ2-0゜
The signal V is then applied to the above loop to form Wk of
The phase has to be corrected by one tube.
The apparatus for carrying out the method shown in FIG. 1 corresponds to a wired logic structure.
However, conversion to a microprogram structure is possible immediately.
Double lines represent complex signals and single lines represent real signals. The arrow indicates where the operation is performed.
Indicates order.
This device is
- Phase estimation circuit 1G based on reference symbols, - Secondary phase rotation of so-called "decision instruction"
a control loop 20 , said circuit 10 having a control loop 20 between two elements of said loop 20 .
It has been inserted.
Loop 2G has the following elements in succession.
- a first multiplier circuit 21 for frequency correction; - a second multiplier circuit for phase correction;
The input signal of the double comparator 23 is passed through the double comparator circuit 22 and the -conjugate circuit 25 to its second
East 3 multiplier circuit 24 which receives the input of
- Circuit 26 for selecting the imaginary part;
- a first feedback path that includes the following elements; and a first feedback path that multiplies by α;
4 multiplier circuit 27, first adder including delay T (T is symbol time) - accumulation
device circuit 28,
・A second adder-accumulator circuit 29, which also includes a delay T, ・The first multiplication
a conversion circuit 30 having an output connected to the input of the ivy 2 of the device circuit 21;
− The following elements, i.e.
・East 5 multiplication circuit 31 that performs multiplication by β, ・Third adder-accumulator circuit 3
2,
- A conversion circuit having an output connected to the input of measure 2 of the second multiplier circuit 22
33,
and a feedback path of M2.
The first circuit 10 has, between these two multiplier circuits: - a second multiplier circuit 13;
1 of the loop 2o passed through the adder-accumulator circuit 14 and the conversion circuit 15.
A first multiplier circuit (
12) consecutively.
This first circuit 10 furthermore has a reference sequence synchronization circuit 1G, which
The circuit 16 is
・The third adder-accumulator circuit 32 of the loop 20, ・The conversion circuit 15,
・Adder-accumulator circuit 14 of circuit 10, ・Second multiplier circuit [of circuit 10]
Sequence encoding circuit 17 with an output connected to the input of 2 of 3 - instantaneous
1 (beginning of the reference sequence), assigned to the adder-accumulator circuit 14.
the zeroing signal and the reference symbol sH at the output of the circuit 17;
Validation signals between R symbols from I to -conversion command for circuit 15
command signal and
- ti accumulator at the end of the reference sequence - assigned to the accumulator circuit 32;
Zeroing signal
That is.
In the functioning of the device according to the invention, the residual frequency is
The signal uk corresponding to the signal r from which has been removed is sent to the multiplier circuit
【３内において、
回路１フによって発生させられた共役基準記号ＳＦで乗算される。その後でこれ
らの連続的な乗法の和が、加算器−累算器回路１４内で行われる。これは、各ブ
ロックの初めに回路１６によってゼロにリセットされる。そと組み合わされたＲ
ＯＭメモリであることが可能な回路】５に゛よって前記優良、が変換される。
Ｊが回路１１内でｕ１個の記号だけ遅延され、その後で、ることによって位相訂
正が行われる。
Ｗ、が、回路２２内で ｅｘｐ（〜ｊΔ勿 をｖｋに乗じることによって、ルー
プ２０内で得られる。ｓｋは、ｗｋ（２３）の符号を計算することによって推定
され、このことは二重比較器（案数経路と虚数経路）に相当する。ｗｋの共役（
２５）の後で得られたその乗算結果の虚数部が、ｅ、を形成するために取り出さ
れる（２６）。
その後でｅｋがβを乗じられ、更に、この積（３１）による出力連続エレメント
が、加算器−累算器回路３２によって形成される。この回路は、各々の基準シー
ケンスの終り毎に、回路１６によって周期的にゼロにリセットされる。この回路
の出力はΔ；を供給し、このΔφは回路３３内でデカルト極変換（ｕｎｅｃ＊ｎ
ｖｃ＋＋ｉｏｎ ｐｏｌ＋ｉｒ＋ ｃｉｒ＋ｅｉｉ＋ｎｎ＋ｌ を受ける。この
変換はＲＯＭメモリの補助によって実現されることが可能である。
と表記される加算器−累算器回路３３の出力は、乗算器回路２２に直接的に与え
られる。
一方ではｅｋとσの檀（２７）が、加算器−累算器回路２８の入力に加えられる
。この回路は、その連続した積を加算してδ１を形成する。
δＩの推定値自体が、（ｋ８ｗ）。ｏｄ２Ｔｃ を生じさせるために加算器−累
算器回路２９の中で連続的に加算される。それに続いてこの角度が、回路３３と
同一である回路３０によってｅｘｐ（−７８ｗ） に変換される。更にこの回路
の出力が乗算器２１に与えられる。
ルの推定を行うことが可能であり、これは、こうした２つの構造の同期化の原理
を変えることはない。回路２８の出力信号を回路３１の出力信号に加えることに
よって、この改変は図示された回路２９．３０．２１の省略を可能にすることが
指摘される。
この復調装置の性能は顕著であり、実際には、−ガウス性雑音に対する抵抗が、
チャネル推定だけの場合と実質的に同一であり、
−位相の曖昧性が除去され、このことは、その主たる欠点が誤り率の増加である
推移による符号化を排除することを可能にし、
−周波数の残余成分における挙動面が、同一のパラメタを有する二次フィルタを
伴った前記「決定指示」ループのそれと同一であり、δＷ／２ π〈０．１にお
いて良好な機能が得られ、０．１≦δＶ／２ π＜０，２において妥当な機能が
得られ、［Ｅ、／Ｎ、］ａ、Ｂ ＜ ２０ （Ｅ ／Ｎ ： ＳＮ比）である時
に誤った捕捉 ａ
（ｚｃｅｒｏｅｈＢ＋）の危険性があり、−周波数の残余成分が僅かである場合
には、基準同期化が得られれば、収束がチャネル推定の収束と同一であり、即ち
１つのブロックの大きさより小さい。しかしこれとは反対の場合には、その収束
は「決定指示」ループに比べて迅速であり、しかも全てが一様であり、雑音が大
きい時にはより一層際立っている。
本発明が好ましい実施例として説明され図示されたに過ぎないことと、本発明の
範囲から逸脱しない限り本発明の構成要素が同等要素によって置換されてよいこ
とが明らかである。
要 約
本発明は、位相偏移による変調に対するコヒーレント復調システムに係わる。こ
のシステムは、各データブコックの初めにれに続く二次位相自動制御の段階とを
含む。本発明は、前記方法を実行するための装置にも係わる。
ディジタル方向性無線リンクの分野へのその応用。
補正書の写しく翻訳カ提出書（特許法第１１１４条の７第μの平成４年９月３０
日
１、特許出願の表示 ＰＣＴ／ＦＲ９２１０００９０２、発明の名称 位相偏移
による変調に対するコヒーレント復調の方法と、この方法を実行するための装置
３、特許出願人
住 所 フランス国、９２７３４ ・ボンテール・セデツクス、リュ・ノニル・
ボン・５
名 称 アルカチル備チルスパース
４、代 理 人 東京都新宿区斯宿１丁目１番１４号 山田ビル（１）補正書の
翻訳文 １通
請求の範囲
１． 位相偏移変調信号のコヒーレント復調のための位相変化の補正の方法であ
って、前記信号がデータ記号シーケンスを有し、前記方法が、
−「受信シーケンス」と呼ばれる前記データ記号シーケンス内に周期的に挿入さ
れる基準記号シーケンスと「基準記号期待シーケンス」と呼ばれるシーケンスと
の相関によって周期的に行われる、通信チャネルによって生じさせられた信号位
相偏差の「−次」と呼ばれる推定の第１の段階と、−前記−次推定に基づく「−
次」と呼ばれる位相補正の段階とを含み、
更に前記方法が、
−特に前記データ記号シーケンスの記号の受信時に計算される、信号の位相偏差
の「二次」と呼ばれる第２の推定の段階と、−前記二次推定の時に推定された位
相偏差を受信記号毎に補正することにある、二次の位相自動制御の段階とを含む
ことを特徴とする方法。
２、 前記推定の東１の段階の際に、前記−次位相補正が、１に正規化される相
互相関の兵役による前胞信号の複素数乗算によって行われることを特徴とする請
求項１に記載の方法。
３、 前゛記−次位相補正の際に、前記第２の推定の位相がゼロに合わされるこ
とを特徴とする請求項１又は２に記載の方法。
４、 前記二次位相自動制御段階の際に、周波数補正と位相補正が各々の受信記
号毎に行われることを特徴とする請求項１から３のいずれか一項に記載の方法。
５、− 前記基準記号に基づいた、「−次」と呼ばれる位相推定の′１１１の回
路（１０）と、
−二次の位相自動制御ループ（２Ｑ）
とを有することを特徴とする請求項１から４のいずれか一項に記載の方法を実行
するための装置。
６、前記−次の第１の位相推定回路（１０）が連続的に、−遅延回路（１１）と
、
−篤１の入力と第２の入力と各々に呼ばれる２つの入力を有する、東上の複素数
乗算回路（１２）と、−同様に第１の入力と第２の入力を有する第２の複素数乗
算回路（１３）と、
−第１の加算器−累算器回路（１４）と、−変換回路（１５）
とを含み、
前記第１の複素数乗算回路（１２）は、前記信号が前記第２の複素数乗算回路（
１３）の第１の入力を通過し、更に前記第１の加算器−累算器回路（１４）を通
過し、更に前記変換回路（１５）を通過し終わった後に前記信号をその回路（１
２）の第１の入力に受（す取るように配置され、
前記第１の複素数乗算器回路（Ｉ２）が、前記遅延回路ｆｌｌＨこよる遅延の後
に、前記信号をその回路（１２）の第２の入力（こ受（す取るように配置され、
前記−次の第１の位相推定回路（１０）はまた、−シーケンス符号化回路（１７
）と、
−基準シーケンスを同期化するための回路（１６）とを含み、
前記回路（１６）が、
・ 前記変換回路（１５）と、
・ 前記加算器−累算器回路（１４）と、・ 前記シーケンス符号化回路（１７
）と、・ 前記二次位相自動制御ループ（２０）との各々に接続され、
前記シーケンス符号化回路（１７）の出力が、前記第２の複素数乗算器回路（１
３）の前記第２の入力に接続されていることを特徴とする請求項５に記載の装置
。
７、 前記二次位相自動制御ループ（２０）が、−周波数補正のための第３の乗
算器回路（２１）と、−位相補正のための第４の乗算器回路（２２）とを連続的
に有し、
前記−次の位相推定回路（ＩＧ）が前記第３の乗算器回路（２１）と前記第４の
乗算器回路（２２）との間に挿入されていることを特徴とする請求項５又は６に
記載の装置。
８、 位相偏移による変調に対するコヒーレント復調の方法であって、前記方法
が、データ記号シーケンス内に周期的に挿入される基準記号シーケンスに基づい
た位相推定段階を含み、この位相推定が、チャネルによってもたらされるフェー
ズエラーの補正を可能にし、前記推定段階においては、− チャネル推定が、期
待信号と受信信号との間の相関を計算することによって各々の期待記号シーケン
スの終りにおいて行われ、
− チャネルによってもたらされるフェーズエラーが、１に正規化される相互相
関の共役による信号の複素数乗算によってこの瞬間に補正され、
更に前記方法が、先行段階において既に加えられた補正に応じてその位相が適切
に調節されているデータ記号と基準記号を使用する、二次位相自動制御段階を含
み、−第１の段階において新たな位相補正が行われる瞬間に、二次位相自動制御
システムの推定位相値がゼロに設定され、−位相と周波数の補正が、前記位相自
動制御ループによって各々の受信記号毎に行われ、
−連続的な補正に基づいて、最も蓋然性の高い送信記号が決定される
ことを特徴とする方法。
国際調査報告[Within 3,
Multiplied by the conjugate reference symbol SF generated by circuit 1f. then this
Their successive multiplicative sums are performed in adder-accumulator circuit 14. This is for each block.
It is reset to zero by circuit 16 at the beginning of lock. R combined with
The circuit which can be an OM memory is converted by 5.
J is delayed by u1 symbols in circuit 11 and then phase corrected by
Correction will be made.
W, is expressed as a rule by multiplying vk by exp(~j∆course) in the circuit 22.
obtained within the pool 20. sk is estimated by calculating the sign of wk(23)
This corresponds to a double comparator (an argument path and an imaginary path). Conjugate of wk (
The imaginary part of that multiplication result obtained after 25) is taken out to form e,
(26)
After that, ek is multiplied by β, and the output continuous element by this product (31) is
is formed by adder-accumulator circuit 32. This circuit is used for each reference sheet.
It is reset to zero periodically by circuit 16 at the end of each sequence. this circuit
The output of supplies Δ;, and this Δφ undergoes a Cartesian polar transformation (unec*n
Receives vc++ion pol+ir+cir+eii+nn+l. this
The conversion can be realized with the aid of ROM memory.
The output of the adder-accumulator circuit 33, denoted as
It will be done.
On the one hand, the values of ek and σ (27) are applied to the inputs of the adder-accumulator circuit 28.
. This circuit adds the consecutive products to form δ1.
The estimated value of δI itself is (k8w). Adder-accumulator to produce od2Tc
They are continuously added in the calculator circuit 29. Subsequently, this angle is connected to circuit 33.
It is converted into exp(-78w) by the same circuit 30. Furthermore, this circuit
The output of is given to the multiplier 21.
The principle of synchronization of these two structures is
will not change. Adding the output signal of circuit 28 to the output signal of circuit 31
This modification may thus allow the omission of the illustrated circuit 29.30.21.
be pointed out.
The performance of this demodulator is remarkable, in fact - the resistance to Gaussian noise is
is virtually identical to channel estimation alone,
- Phase ambiguity is removed, which means that its main drawback is increased error rate.
It makes it possible to eliminate encoding by transition,
- The behavior of the residual component of the frequency is similar to that of a quadratic filter with the same parameters.
It is the same as that of the above-mentioned “decision instruction” loop with δW/2 π〈0.1.
good function was obtained when 0.1≦δV/2 π<0,2.
is obtained, and when [E, /N,] a, B < 20 (E /N: SN ratio)
Incorrect capture a
If there is a risk of (zceroehB+) and the residual component of the − frequency is small
, if the reference synchronization is obtained, the convergence is the same as that of the channel estimation, i.e.
Smaller than the size of one block. But in the opposite case, its convergence
is faster than the “decision-directed” loop, and all are uniform and noisy.
It stands out even more at peak times.
It should be understood that the invention has been described and illustrated only as a preferred embodiment;
It is understood that elements of the invention may be replaced by equivalent elements without departing from the scope.
It is clear that
summary
The present invention relates to a coherent demodulation system for modulation with phase shift. child
The system consists of a secondary phase automatic control stage followed by a phase control at the beginning of each data block.
include. The invention also relates to a device for carrying out the method.
Its application to the field of digital directional radio links.
Submission of copies of amendments and translations (Patent Law Article 1114-7 Section μ, September 30, 1992)
Day
1. Indication of patent application PCT/FR921000902, title of invention Phase shift
A method of coherent demodulation for modulation by and an apparatus for carrying out this method
3. Patent applicant
Address: France, 92734, Bonterre Sedecex, Lu Nonil.
Bon 5
Name: Alkatyl-chill sparse
4. Attorney Yamada Building (1), 1-14 Shijuku, Shinjuku-ku, Tokyo (1)
1 translated text
The scope of the claims
1. A method of correcting phase changes for coherent demodulation of phase shift keying signals.
the signal comprises a data symbol sequence, and the method comprises:
- inserted periodically within said data symbol sequence, called "receive sequence";
The reference symbol sequence that is
signal position produced by a communication channel, periodically performed by the correlation of
The first stage of estimation, called the “-order” of the phase deviation, and the “-order” estimation based on the −order estimation.
a stage of phase correction called "next";
Further, the method
- the phase deviation of the signal, especially calculated upon reception of the symbols of said data symbol sequence;
a second stage of estimation called "secondary" of - the position estimated during said second-order estimation;
and a second phase automatic control stage consisting in correcting the phase deviation for each received symbol.
A method characterized by:
2. During the first stage of the estimation, the -order phase correction is a phase normalized to 1.
A request characterized in that it is performed by complex multiplication of the anterior cell signal by intercorrelated military service.
The method described in claim 1.
3. During the above-mentioned -order phase correction, the phase of the second estimate is adjusted to zero.
The method according to claim 1 or 2, characterized in that:
4. During the secondary phase automatic control step, frequency correction and phase correction are performed on each reception record.
4. The method according to claim 1, wherein the method is performed for each issue.
5, - '111 round of phase estimation called "-order" based on the reference symbol
road (10) and
-Second-order phase automatic control loop (2Q)
Carrying out the method according to any one of claims 1 to 4, comprising:
equipment for
6. The - next first phase estimation circuit (10) is continuously connected to the - delay circuit (11).
,
- Togami's complex number with two inputs, respectively called Atsushi 1's input and 2nd input.
a multiplier circuit (12); - a second complex multiplier also having a first input and a second input;
arithmetic circuit (13);
- first adder - accumulator circuit (14), - conversion circuit (15)
including
The first complex multiplier circuit (12) is configured to transmit the signal to the second complex multiplier circuit (12).
13) and further through said first adder-accumulator circuit (14).
After passing through the conversion circuit (15), the signal is transferred to the conversion circuit (15).
2) is arranged to receive the first input of the
After the delay caused by the delay circuit fllH, the first complex multiplier circuit (I2)
is arranged to receive said signal at a second input of said circuit (12);
The -next first phase estimation circuit (10) also includes a -sequence encoding circuit (17).
)and,
- a circuit (16) for synchronizing the reference sequence;
The circuit (16) is
・The conversion circuit (15);
・The adder-accumulator circuit (14); ・The sequence encoding circuit (17)
) and the secondary phase automatic control loop (20),
The output of the sequence encoding circuit (17) is transmitted to the second complex multiplier circuit (17).
6. The device according to claim 5, characterized in that it is connected to the second input of 3).
.
7. The second-order phase automatic control loop (20) has a third multiplier for frequency correction.
The multiplier circuit (21) and the fourth multiplier circuit (22) for -phase correction are connected continuously.
have in
The -th phase estimation circuit (IG) is connected to the third multiplier circuit (21) and the fourth multiplier circuit (21).
According to claim 5 or 6, the multiplier circuit is inserted between the multiplier circuit (22).
The device described.
8. A coherent demodulation method for phase shift modulation, the method
is based on a reference symbol sequence inserted periodically within the data symbol sequence.
a phase estimation step in which the phase estimation is based on the phase introduced by the channel.
and in the estimation step: - the channel estimation is
Each expected symbol sequence is calculated by calculating the correlation between the waiting signal and the received signal.
carried out at the end of the
- the phase error introduced by the channel is normalized to 1
corrected at this moment by complex multiplication of the signal by the conjugate of the function,
Furthermore, the method may be configured such that the phase is appropriate depending on the correction already applied in the previous step.
Includes a second-order phase automatic control stage using data symbols and reference symbols adjusted to
- At the moment when a new phase correction is made in the first stage, the secondary phase automatic control
The estimated phase value of the system is set to zero, and - the phase and frequency corrections are
is performed for each received symbol by a dynamic control loop,
- The most probable transmitted symbol is determined based on continuous corrections.
A method characterized by:
international search report