JPH05504014A - チャネル選択アービトレーション - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 チャネル選択アービトレーション ［技術分野］ 本発明は、選択されるために競合するチャネル間のアービトレーションのための 回路及び方法、及びそのような回路を利用するデータ処理システムに関する。

［背景技術］ 電子装置をいくつかの周辺装置またはチャネルに接続し、任意の瞬間にサービス するために１つのチャネルを選択することが普通である。このことの−例は、コ ンピュータ・システムにおける直接メモリ・アクセス（ＤＭＡ）データ転送の分 野において見られる。この場合、データは、中央処理装置（ＣＰＵ）を使用しな いで、いくつかの異なる「スレーブ」装置またはチャネルによって、主としてメ イン・メモリとの間で転送される。これらのデータ転送を監督し制御するには、 通常、ＤＭＡ制御装置が使用される。ＣＰＵをバイパスすると、通常、より高速 のデータ転送速度が可能になり、ＣＰＵは他の処理タスクのために解放される。

いくつかの周辺装置が単一のＤＭＡデータ・バスを使用するために競合するシス テムでは、ＤＭＡ制御装置は、ＤＭＡデータ・バスの使用を任意の瞬間に１つの チャネルに許可するために、同時に受け取ったＤＭＡ要求を調停しなければなら ない。このアービトレーションは、各要求装置にデータ・バスの使用が妥当な配 分で割り振られるように、「公平な」方法で実行されなければならない。

ＤＭＡデータ・バスへのアクセスを独立にではな（グループで要求するようにＤ ＭＡチャネルが構成されているときは、別の問題が生ずる。たとえば、このよう な開運は、い（っかのＤＭＡチャネルが、単一のバス上で、または単一のケーブ ルに沿ってパケット多重方式で、データを伝送するように構成されるときに、起 こり得る。この場合、グループ内のすべてのチャネルからの要求は、同時に受け 取られ、グループ内のいずれかのチャネルがサービスを受けるとき、これらの要 求がすべて削除される。パケットが伝送されている間、休止期間があり、その後 、そのグループ内のすべてのチャネルが再び要求を行う。ＤＭＡ制御装置は、グ ループ間だけでなく各グループ内でもバスの使用を公平に割り振らなければなら ない。

従来技術の１つの要求アービトレーション法は、いわゆる「優先順位回転式」ま たは「ラウンド・ロビン式」アプローチであって、Ｍｏｔｏｒｏｌａ　ＭＣ６８ ４４（’Ｍｏｔｏｒｏｌａ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ。

Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ　ａｎｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｄａｔａ、 　Ｖｏｌｕｍｅ　ＩＩ’、　１９８８゜ｐｌ）、３−１７５７〜３−１７７３に 記述）及びＩｎｔｅｌ　８２３７Ａ、　８２５７Ａ（’　Ｉｎｔｅｌ　Ｍｉｃｒ ｏｓｙｓｔｅｍ　Ｃｏｍｐｏｎｅｎｔｓ　Ｈａｎｄｂｏｏｋ　−Ｍｉｃｒｏｐｒ ｏｃｅｓｓｏｒｓ　ａｎｄ　Ｐｅｒｉｐｈｅｒａｌｓ’　Ｖｏｌｕｍｅ　１．　 ｐｐ、２−６１〜２−８８に記述）などのいくつかの商用ＤＭＡ制御装置におい て使用されている。このシステムでは、各チャネルは、優先順位値を割り当てら れる。最高の優先順位をもつ要求チャネルはいつでもＤＭＡデータ・バスにアク セスすることを許される。次に、そのチャネルは可能な最低の優先順位を割り当 てられ、他の各チャネルの優先順位が増加される。次のＤＭＡアクセスは、新し い優先順位が最高の要求チャネルに与えられる。

優先順位回転方式は、要求チャネルがすべて独立であるとき良好に機能するが、 チャネルがグループで構成されるときは競合する要求間で公平なアービトレーシ ョンを提供しない。

後者の場合、いくつかのチャネルによる要求は決してサービスを受けない。この 問題については、付属の図面を参照して下記でさらに説明する。

別の従来技術のアービトレーション法は、英国特許第２２０２９７７号に記載さ れているもので、チャネルが別々のアービトレーション・バスで優先順位値をＤ ＭＡ制御装置に伝送する。次に、ＤＭＡ制御装置は、この値をＤＭＡ制御装置内 部に記憶された値と比較して、そのチャネルにＤＭＡアクセスを許可するかどう かを決定する。

本発明によれば、選択を要求する複数のチャネルから勝利チャネルを選択するた めのアービトレーション回路が提供される。この回路は、各チャネルに対応する メモリ要素、任意の要求チャネル用のメモリ要素が第１の状態にあるかどうかを 決定するための第１の論理手段、及び第１の論理手段による肯定的決定に応答し て、そのメモリ要素が前記の第１の状態にある要求チャネルのうちの１つを勝利 チャネルとして選択し、勝利チャネルに対応するメモリ要素を第２の状態にセッ トするための第２の論理手段を含む。

本発明によるアービトレーション回路は、同時に要求するチャネルのグループ内 、及びグループ間で公平なアービトレーションを提供することによって、上記の 問題を解決する。

特定のチャネルが選択されたとき、またはサービスを受けるとき、そのチャネル に対応するメモリ要素は第２の状態にセットされる。本発明の最も広義の態様で は、そのようなチャネルは以後の選択では考慮されない。

すべての要求チャネルがサービスを受けたときに選択が行えるように、アービト レーション回路は、第１の論理手段による否定的決定に応答して、要求チャネル の１つを勝利チャネルとして選択し、勝利チャネルを除く各要求チャネルに対応 するメモリ要素を第１の状態にセットするための第３の論理手段を含むことが好 ましい。

第２及び第３の論理手段は、ランダムな決定によって適格チャネルの適切なグル ープから勝利チャネルを選択できるが、この選択が、チャネル間の予め決定され た優先順位に従って実行されることが好ましい。さらに、第２及び第３の論理手 段が複数の要求チャネルを勝利チャネルとして選択することを防止する手段を含 むことが望ましい。

好ましい実施例では、アービトレーション回路は複数のインターリンクされたサ ブ回路として構成され、各サブ回路は単一のチャネルに対応し、そのチャネルに 対応するメモリ要素を含む。これによって、アービトレーション回路をモジュラ 一方式で設計し構築することが可能になる。

任意の種類のレジスタまたはラッチを使用することも可能であるが、メモリ要素 はセットドミナント・セットリセット（Ｒ３）ラッチであることが好ましい。

第２の態様から見ると、本発明は本発明によるアービトレーション回路を含み、 さらに少なくとも１つのメモリ装置、少なくとも１つのデータ処理装置、及び相 互接続バスを含む直接メモリ・アクセス（ＤＭＡ）制御装置を備えるデータ処理 システムをも提供する。ＤＭＡ転送は、ＤＭＡ制御装置を介してメモリ装置とデ ータ処理装置の間で実行される。

第３の態様から見ると、本発明はさらに、選択を要求する複数のチャネルから勝 利チャネルを選択する方法を提供する。

各チャネルに関連するメモリ要素は少なくとも２つの状態のうちの１つにセット することができる。この方法は、任意の要求チャネルに対応するメモリ要素が第 １の状態にあるかどうかを決定する段階、及び、第１の状態にある場合、そのメ モリ要素が第１の状態にある要求チャネルの１つを勝利チャネルとして選択し、 勝利チャネルに対応するメモリ要素を第２の状態にセットする段階を含む。

［図面の簡単な説明］ 第１図は、従来技術で周知のアービトレーション回路のブロック・ダイアダラム である。

第２図は、独立に選択を要求する４つのチャネルを含むシステムにおける優先順 位回転方式の使用を示す概略図である。

第３図は、選択を要求する２つのチャネルからなる２つのグループを含むシステ ムにおける優先順位回転方式の使用を示す概略図である。

第４図は、本発明によるアービトレーション回路の動作を示す概略図である。

第５図は、１つのチャネル用の本発明によるアービトレーション回路の論理回路 図である。

第６図は、本発明によるアービトレーション回路がＤＭＡ制御装置内で使用され ているコンピュータ・システムの概略図である。

［発明の好ましい実施例］ ここで第１図を参照すると、従来技術で周知のアービトレーション回路１００は 、い（つかのチャネル（図示せず）から選択要求１１０を受け取る。アービトレ ーション回路１００は、サービスを受けるべきチャネル（「勝利チャネル」）を 選択し、勝利チャネルの識別を出力１２０に示す。勝利チャネルがサービスを受 けるとき、アービトレーション・サイクルが完了したことを示すパルスが、アー ビトレーション回路の更新入力１３０に印加される。次に、アービトレーション 回路はその現在の要求１１０に従って次の勝利チャネルを評価しなければならな い。

複数の要求人力１１０が活動状態であるとき、連続したサイクル内の全勝利チャ ネルは、多数のサイクルが経過した後に各要求チャネルが妥当なサイクル数で勝 利チャネルになるように公平な方法で選択されなければならない。

図２は、４つのチャネル１．２．３．４が独立に要求する場合における従来技術 の「優先順位回転」システムの使用を示す。図２で、ｌ　Ｒｌはそのチャネルが 現在選択を要求していることを示す。各サイクルで、最高優先順位のチャネルは 図の一番上に示されている。第１サイクル（ａ）の始めに、これらのチャネルに 任意の優先順位値が割り当てられるが、チャネル１は最高の初期優先順位をもつ 。

図２全体において、３つのチャネル１．３．４だけがアービトレーション回路に 要求を行っている。したがって、サイクル（ａ）では、チャネル１はサービスを 要求しているチャネルのうちで優先順位が最高なので、勝利チャネルになる。

サイクル（ｂ）では、サイクル（ａ）からの勝利チャネルは優先順位が最低のチ ャネルになり、優先順位が最高の要求チャネル（勝利チャネル）はチャネル３で ある。同様に、サイクル（Ｃ）では、優先順位は、チャネル４が優先順位が最高 の要求チャネルになるように回転し、以下同様である。

第２図に示された状況では、優先順位回転式アービトレージョン法は、各チャネ ルが順に優先順位が最高のチャネルになり、したがってそのサイクルの勝利チャ ネルになる点で、要求チャネル間の公平なアービトレーションを提供する。しか しながら、同じ方法をグループで構成されたチャネルに適用しても、公平なアー ビトレーションにはならない。これについては、第３図を参照して以下で実証す る。

第３図は、選択を要求する２つのチャネルからなる２つのグループを含むシステ ムにおける優先順位回転法の使用の概略図である。具体的には、チャネル１及び ２が一緒に要求を行い、チャネル３及び４が一緒に要求を行う。１つのチャネル がサービスを受けるとき、そのグループのすべての要素は要求を停止し、次のサ イクルで適時に要求を再発行する。

第２図と同様に、第３図では、各チャネルにサイクルの開始時（ａ）に任意の優 先順位が割り当てられている。そのサイクルで、両方のチャネル・グループが要 求を行い、チャネル１が優先順位が最高の要求チャネルとしてサービスを受ける 。サイクル（ｂ）の時間には、チャネル１は最低の優先順位を割り当てられ、そ の他のチャネルの優先順位はすべて増加される。サイクル（ｂ）では、チャネル ３及び４を含むグループが要求を行い、チャネル３が勝利チャネルになる。サイ クル（Ｃ）では、チャネル１及び２を含むグループが要求を行い、チャネル１が 勝利チャネルにされる。サイクル（ｄ）では、チャネル３が再び勝利チャネルに なる。

２つのチャネル・グループが交互のサイクルで要求を行う第３図に示した状況か ら、アービトレーションは公平でないことが理解される。第３図の例では、チャ ネル１及び３は規則的にサービスを受けるが、チャネル２及び４は決してサービ スを受けない。

本発明によるアービトレーション法について、第４図及び第５図を参照して説明 する。この方法の基礎は、各チャネルに対応するｒＴＵＲＮ−ＴＡＫＥＮＪ　ラ ッチ即ち「番取り」ラッチまたはメモリ要素（２３０、第５図）であり、これは 各アービトレーション・サイクルでクロックされる。このラッチの状態から、公 平なアービトレーション決定を行って、要求チャネルのうちのどれが次にサービ スを受けるべきかを決定することができる。

アービトレーションは以下のように進行する。

１）各チャネルについて、２進制御値を定義する。

ＰＥＮＤＩＮＧ（係属中）＝ＲＥＱＵＥＳＴＩＮＧＡＮＤ　（ＮＯＴ　ＴＵ’Ｒ Ｎ　ＴＡＫＥＮ）（要求中だが未だ自分の番は取れていない） ２）係属中ビットがセットされているチャネルの１つ（たとえば、最低番号のチ ャネル）を選択し、それにサービスする。

サービスを受けたチャネルの番取りラッチをセットする。

３）係属中ビットはセットされていないが、１つまたは複数のチャネルが要求を 行っている場合（言い替えると、各要求チャネルが１回転した場合）、 要求中である各チャネルについて番取りラッチをリセットする ＰＥＮＤＩＮＧ　（係属中）＝ＲＥＱＵＥＳＴＩＮＧ　（要求中）と再定義する このアービトレーション法の動作を、第４図に示す。チャネル１〜４の間のアー ビトレーションについて検討する。この図では、これらのチャネルは２つのチャ ネルからなる２つのグループ（１，２）；　（３，４）として構成されている。

チャネル番号の後のＪ　ＲＴは、そのチャネルがサービスを現在要求している、 すなわちその要求中ビットがセットされていることを示す。同様に、ｌ　Ｔ　ｌ は、そのチャネルの番取りラッチがセットされていることを示す。７つのアービ トレーション・サイクル（ａ）〜（ｇ）が図示されている。

第４図を参照すると、サイクル（ａ）ではすべてのチャネルが要求を行っている が、どのチャネルも番取りラッチがセットされていない。したがって、各チャネ ルの係属中ビットは論理′１′であり、任意のチャネル（この場合、最低番号の チャネルであるチャネル番号１）がサービスのために選択される。次に、チャネ ル１の番取りラッチがセットされる。

サイクル（ｂ）では、チャネル３及び４が要求を行っており、選択の時点でどの チャネルもその番取りラッチがセットされないので、再び最低番号のチャネル（ チャネル５）が選択される。その選択の成功の結果として、チャネル３はその番 取りラッチをセットされる。

サイクル（Ｃ）では、チャネル１及び２が再び要求を行う。

上記から、２進値のＰＥＮＤＩＮＧ　（係属中ビット）が計算される。

ＰＥＮＤＩＮＧ＝ＲＥＱＵＥＳＴＩＮＧ　ＡＮＤ　（ＮＯＴＴＵＲＮ　ＴＡＫＥ Ｎ） ＝Ｉ　ＡＮＤ　Ｏ＝ｏ　（チャネル１について）＝Ｌ　ＡＮＤ　１＝１　（チャ ネル２について）＝０　（チャネル３及び４について、この場合、ＲＥＱＵＥＳ ＴＩＮＧ＝Ｏ） したがって、チャネル２が唯一の係属中チャネルであり、したがって勝利チャネ ルとなる。このとき、その番取りラッチはセットされる。

サイクル（ｄ）でも事情は同様であり、チャネル４は係属中ビットが論理′１′ である唯一の要求チャネルなので、チャネル４が選択される。

これまでのサイクル（ａ）〜（ｄ）では、番取りラッチがセットされていない係 属中チャネル、言い替えると値ＰＥＮＤＩＮＧ＝ＲＥＱＵＥＳＴＩＮＧ　ＡＮＤ 　（ＮＯＴＴＵＲＮ　ＴＡＫＥＮ） ＝′１′ のチャネルを選択することが可能であった。

しかしながら、サイクル（ｅ）ではもうできないので、上記の方式とは別の第３ の段階が必要である。

３）係属中ビットはセットされていないが、１つまたは複数のチャネルが要求を 行っている場合（言い替えると、各要求チャネルが１回転した場合）、 要求中である各チャネルについて、 番取りラッチをリセットする ＰＥＮＤＩ　ＮＧ＝ＲＥＱＵＥＳＴＩ　ＮＧと再定義するこの段階をサイクル（ ｅ）に適用すると、チャネル１及び２は要求中であり、したがって、両チャネル は、この新しい一時的定義によって係属中ビットの値１をもつ。したがって、係 属中チャネルのうちの最低番号のものとしてチャネル１が選択される。すべての 要求中チャネルで番取りラッチがリセットされるが、実際には、チャネル１では 再びセットされている。これは、このチャネルがそのサイクルで勝利チャネルで あったことを示す。

サイクル（ｆ）の状況も同様であって、両方のチャネル３及び４が要求中である が、共にその番取りラッチがセットされている。サイクル（ｅ）に関連して使用 したのと同様の理由からチャネル３が選択される。

最後の例のサイクル（ｇ）では、チャネル１及び２が要求中である。ｒＰＥＮＤ ＩＮＧ　（係属中）」の本来の定義に従って、 ＰＥＮＤＩＮＧ＝ＲＥＱＵＥＳＴ工ＮＧ　ＡＮＤ（ＮＯＴＴＵＲＮ　ＴＡＫＥＮ ）。

チャネル２の係属中ビットがセットされる。したがって、上記方式の第３段階の 構成に頼る必要はなく、チャネル２が通常の方法で選択される。

第５図は、本発明によるアービトレーション回路の１つのチャネル２００の論理 回路図を示す。破線の間の回路は、各チャネルごとに繰り返される。選択要求は 、要求人力２１０上で論理′１′として受け取られ、そのチャネルが特定のサイ クル中にアービトレーションの勝利チャネルであるという標識は、勝利出力２２ ０上の論理″１′によって提供される。

番取りラッチ２３０は、セットドミナント・セラトリセラ）−（Ｒ３）ラッチで あり、第１図の更新入力１３０からの適切なりロック・パルス（図示せず）によ って提供される。その出力２６０は、番取りラッチの値を表す。

係属中ビットの値は、ＡＮＤゲート３４０によって決定され、その出力は ＲＥＱＵＥＳＴＩＮＧ　ＡＮＤ　（ＮＯＴ　ＴＵＲＮ　ＴＡＫＥＮ） に等しい。ただし、要求中チャネルがその係属中ビットをセットされていない場 合は除（（下記及び上記の段階（３）参照）。第５図の論理ゲートの入力または 出力部の白丸は、その入力または出力の論理的反転を意味することに留意された い。

論理ゲート３００は、要求中ビットがセットされているが番取りビットがセット されていないとき、その出力として論理′１′を生成する（すなわち、第１の定 義に従ってＰ　ＥＮＤＩ　ＮＧ＝’　１　’）。他のすべてのチャネルにおける ゲート３゜Ｏ及び等価なゲートからの出力が、ＮＯＲゲート３１０への入力を形 成する。したがって、ＮＯＲゲート３１０の出力は、その出力のすべてが０であ るときだけ、すなわち要求中チャネルがその係属中ビットをセットされていない ときだけ論理′１′である。これらの状況の下でだけ、番取りラッチは、○Ｒゲ ート３３０に印加された論理′１′によってオーバーライドされる。これは上記 の方式の第３の段階に対応し、ｒＰＥＮＤＩＮＧ（係属中）」は一時的にｒＲＥ ＱＵＥＳＴＩＮＧ（要求中）」に等しく再定義される。また、各要求中チャネル に関して論理′１′が（ＡＮＤゲート３２０を介して）ラッチ２３０のＲ（リセ ット）入力２４０に印加される。これらのラッチは、次のクロック・パルスが印 加されたときリセットされる。

ゲート３４０に戻ると、このゲートの出力は、上で与えられたその２つの定義の いずれかに従ってｒＰＥＮＩ８ＮＧ（要求中）値」を表すことが理解されよう。

すなわち、「ＰＥＮＤＩＮＧＪは通常 ＲＥＱＵＥＳＴＩＮＧ　ＡＮＤ　（ＮＯＴ　ＴＵＲＮ　ＴＡＫＥＮ） に等しいが、要求中チャネルがこの第１の定義に従ってその係属中ビットをセッ トされていないときは、ｒＰ　ＥＮＤ　Ｉ　ＮＧ」はｒＲＥＱＵＥｓＴＩＮＧ」 に等しく一時的に再定義される。どの定義が使用されてるときでも、ｒＰＥＮＤ 　ＩＮＧＪはゲート３４０によって提供される。

いま、ｒＰＥＮＤＩＮＧ」がセットされているチャネルの１つを勝利チャネルと して選択しなければならない。第４図に示した例では、最低番号の係属中チャネ ルが勝利チャネルとして選択された。第５図に示した実施態様では、係属中チャ ネルの間のこの事前決定された任意の選択を達成するために、ゲート３５０及び ３６０を使用する。

ゲート３５０は論理値 ＷＯＮ　（勝利）＝ＰＥＮＤＩＮＧ　ＡＮＤ（ＮＯＴ　ＰＲＥＶＩＯＵＳ）（係 属中で、且ツ、「前）Ｆ−？ネ／ｌｚＪ　カ’　１’でない） を取り出す。ここで、ｒＰＲＥＶＩ○ＵＳＪは線３７０上の「前のチャネル」入 力である。したがって、特定の係属中チャネルが勝利チャネルとして選択される ためには、入力３７０でそのチャネルが受け取ったｒＰＲＥＶＩ○ＵＳ　（前の チャネル」値が論理′１′でなければならないことが明かになる。。

選択された特定の勝利チャネルに関して、出力３８０における「次のチャネル」 出力は常に論理１１Ｆになる。同様に、係属中でないチャネルに関しては、「次 のチャネル」出力３８０は（ＰＲＥＶＩＯＵＳ　ＯＲ’Ｏ’）＝ＰＲＥＶＩＯＵ Ｓに等しい。（最後のチャネルを除（）各チャネルに関する「次のチャネル」出 力３８０は、後続のチャネル用の前のチャネルからの入力３７０に接続される。

したがって、ゲート３５０及び３６０の効果は以下の通りである。

ａ）チャネルが勝利するには、その「前のチャネル」入力３７０が論理′Ｏ′で なければならない。

ｂ）いずれかのチャネルが勝利した場合、次のチャネルへのその「次のチャネル 」出力３８０が論理′１′になる。

Ｃ）あるチャネルの「前のチャネル」入力が論理″１′である場合、そのチャネ ルの１次のチャネル」出力３８０は自動的に論理′１′になる。

チャネルが勝利チャネルになるには（上記の定義のいずれかによって）その「係 属中」ビットがセットしなければならないと仮定すると、「次のチャネル」入力 ３８０から「前のチャネル」出力３７０への接続の連鎖中の第１の係属中チャネ ルが勝利チャネルとして選択されることが明らかになる。

その連鎖中の以後の任意のチャネルはその「前のチャネル」入力３７０で論理′ １′を受け取り、したがって勝利チャネルになることを妨げられる。その結果、 この実施例では、１つの勝利チャネルだけが存在できる。

また、各チャネルに関する「勝利」出力２２０がラッチ２３０のＳ（セット）入 力２５０に接続される。この効果は、クロックまたは更新パルスが印加されたと き、勝利チャネルに関する番取りラッチが常にセットされることである。

第６図は、本発明によるアービトレーション回路がＤＭＡ制御装置５００内で使 用されているコンピュータ・システムを示す。図示されたこの特定のシステムは 、４つのＤＡＳＤまたはディスク・ドライブ６１０を含むデータ記憶サブシステ ムの制御回路として使用するのに適している。このシステムでは、ＤＭＡ転送は ＤＡＳＤ６１０とバッファＤＲＡＭ５４ｏの間の両方向、及びバッファＤＲＡＭ ５４０とアダプタ６２０の間の両方向で必要である（これによって、記憶サブシ ステムはそのホスト（制御）データ・プロセッサと通信する）。

装置５００は、ＤＭＡ制御装置の機能と、この場合はそれに加えて一般のシステ ム制御装置の機能を実行し、後者の観点テハ、ＥＰＲＯＭ５２０及びスタティッ クＲＡＭ５１０に記憶されたプログラム・コードの制御下で動作する。ＥＰＲＯ Ｍ５２０及びスタティックＲＡＭ５１ｏは、共！：Ｃ３（記憶制御）バス５３０ を介して制御装置５００に接続される。

各ＤＡＳＤ６１０がグループとして要求することができる２本のＤＭＡチャネル を含み、アダプタが４本のＤＭＡチャネルをもち、ＤＭＡ制御装置５００が内部 転送用の３本の内部ＤＭＡチャネルをもつので、ＤＭＡ制御装置５００内にアー ビトレーション回路が必要となる。１６本の非内部ＤＭＡチャネルは、それぞれ ＤＭＡバス６３０を介して要求を行うことができ、特定のサイクルで選択された 場合、バス６３０及び制御装置リンク・チップ６００を介してデータの小パケッ トを転送する。

本発明を離散論理ゲートを使用する実施例に関して説明したが、統合回路の実施 例も容易に使用できることは明らかである。さらに、本発明は、コンピュータ・ プログラムの制御下でマイクロプロセッサなどの汎用論理装置として実施するこ ともできる。

サイクル　（ｃｌ　（ｂｌ　（ｃｌ　（ｄｌヤケ−ス　１　３　４　１　−−− −−−サービス　１　３　１　３　−−−−−−−［要約］ たとえば直接メモリ・アクセス（ＤＭＡ）制御装置における競合するチャネル間 でのアービトレーションのためのシステムについて記述する。このシステムは、 特にチャネル要求が独立でな（、チャネル・グループによって同時に行われ取り 下げられるとき、通常の「ラウンド・ロビン式コアブローチよりもずっと公平に 調停する。チャネル選択が実行されたとき、′番取りラッチが定義され、照会さ れる。このラッチは、チャネルがサービスを受けるときセットされ、このラッチ がセットされていない要求中のチャネルに優先順位が与えられる。すべての要求 中のチャネルでこのラッチがセットされたとき、任意の勝利チャネルが選択され 、このラッチは勝利チャネルを除くすべてのチャネルでリセットされる。

国際調査報告　！１１’Ｔ／ｌ！ロロｌ　／１１１’１５ｃつ

Claims (8)

【特許請求の範囲】
1. １．選択を要求している複数のチャネルから勝利チャネルを選択するためのアー ビトレーション回路において、各チャネルに対応するメモリ要素（２３０）と、 いずれかの要求チャネルに関するメモリ要素が第１の状態にあるかどうかを決定 するための第１の論理手段（３００、３１０、３３０、３４０）と、 第１の論理手段による正の決定に応答して、メモリ要素（２３０）が前記の第１ の状態にある要求チャネルの１つを勝利チャネルとして選択し、勝利チャネルに 対応するメモリ要素を第２の状態にセットするための第２の論理手段（３５０、 ３６０）と を含むアービトレーション回路。
2. ２．さらに、第１の論理手段による負の決定に応答して、要求チャネルの１つを 勝利チャネルとして選択し、勝利チャネルを除く各要求チャネルに対応するメモ リ要素を第１の状態にセットするための第３の論理手段（３３０、３４０、３５ ０、３６０）を含む、請求項１に記載のアービトレーション回路。
3. ３．第２及び第３の論理手段が、チャネル間の予め決定された優先順位に従って 勝利チャネルを選択する、請求項２に記載のアービトレーション回路。
4. ４．第２及び第３の論理手段が、勝利チャネルとして複数の要求チャネルが選択 されるのを防止するための手段（３５０、３６０）を含む、請求項３に記載のア ービトレーション回路。
5. ５．前記のアービトレーション回路が、複数の相互連結されたサブ回路（２００ ）として構成され、各サブ回路（２００）が単一のチャネルに対応し、そのチャ ネルに対応するメモリ要素（２３０）を含む、前記のいずれかの請求項に記載の アービトレーション回路。
6. ６．メモリ要素（２３０）がセットドミナント・セットリセット（ＲＳ）ラッチ である、前記のいずれかの請求項に記載のアービトレーション回路。
7. ７．前記のいずれかの請求項に記載のアービトレーション回路を含む直接メモリ ・アクセス（ＤＭＡ）制御装置（５００）を備えるデータ処理システムにおいて 、さらに、少なくとも１つのメモリ装置（５４０）と、少なくとも１つのデータ 処理装置（６００、６１０、６２０）と、 少なくとも１つの相互接続バス（６３０、６４０）とを含み、 データ処理装置（６００、６１０、６２０）内のメモリ装置（５４０）とチャネ ルの間でＤＭＡ転送がＤＭＡ制御装置（５００）を介して実行できる、 データ処理システム。
8. ８．各チャネルに関連するメモリ要素が少なくとも２つの状態のうちの１つにセ ットできる、選択を要求する複数のチャネルから勝利チャネルを選択する方法で あって、いずれかの要求チャネルに対応するメモリ要素が第１の状態にあるかど うかを決定する段階と、そうである場合、メモリ要素が第１の状態にある要求チ ャネルの１つを勝利チャネルとして選択し、勝利チャネルに対応するメモリ要素 を第２の状態にセットする段階と を含む方法。