JPH05501467A - ニューロ計算システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ニューロ計算システム 本発明は、非常に多くの数の演算を高速に実行することのてきるニューロ計算シ ステム（ｓｙｓｔｅｍ　ｏｆ　ｎｅｕｒａｌｃｏｍｐｕｔｉｎｇ）に関する。

ニューロ回路網（ｎｅｕｒｏｎ　ｎｅｔｗｏｒｋｓ）は、詳しくは、マトリック スの計算の形態での、多数の演算を実行するシステムを構成する。それらは、例 えば、１００ＯＸ１００Ｏ次元の画像単位（あるいは、画素）を有する高品位画 像の処理に利用することができる。

ニューロ回路網（ｎｅｕｒａｌ　ｎｅｔｗｏｒｋｓ）は、一般的に、神経細胞の いくつかの層から形成される構造で、１つの層の神経細胞からの出力は次の層の すべての神経細胞の入力に結合される。このような条件において、神経細胞間の 内部結合の数は相当の数である。１０６画素からなる画像を例に取ると、１０’ 個の入力神経細胞の１０３個の出力神経細胞への完全な結合は１０９の内部結合 を与えることとなる。

ニューロ回路網において、神経細胞間の内部結合はシナプス係数か適用された（ シナプス重み（ｓｙｎａｐｔｉｃＷｅｉｇｈｔＳＪとも呼ばれる）シナプスの結 合を構成することか知られている。神経細胞は、実際上、それぞれのシナプス係 数によって重み付けられた入力信号の加算を実行する計算部材である。これらの シナプス係数は、特に、学習段階中に変更される。これらは固定記憶装置（ｐｅ ｒｍａｎｅｎｔ　ｍｅＩＩｏｒｙ）に保持されねばならない。したがって、神経 細胞間の１０’の内部結合の場合、記憶されるべき同数のシナプス係数か存在す る。もし結合がバイナリ−であるとすると、このことは少なくとも１００Ｍｂｙ ｔｅのメモリーを必要とすることになる。ゆえに、シナプス係数を大容量記憶装 置（ｂｕｌｋ　ｍｅｍｏｒｉｅｓ）　（例えば、光ディスク、磁気ディスク、あ るいは磁気テープのような）に格納することが適切である。

それらの応用（例えば、）にターン認識のような）において、ニューロ回路網か 非常に高速で計算を実行することが要求されている。この形態の記憶装置の比較 的に長いアクセス時間のために、この高速性への要求は、もっばら大容量記憶装 置に存在するシナプス係数の記憶装置とは両立しない。

このことが、ある定義された計算を行うときに、この計算に必要なシナプス係数 を格納するために、計算機のランダムアクセスメモリー（作業用メモリー（ｗｏ ｒｋｉｎｇｍｅｍｏｒｙ）　）を一般に利用する基本方針の理由であり、係数が この大容量記憶装置の一部分から選択される。

ニューロ計算はマトリックスの形態であり、大きな型の複数のマトリックスに及 ぶのて、非常に多くの数のシナプス係数か同時に必要とされる。

したがって、ランダムアクセスメモリーは非常に太きな容量と非常に短いアクセ ス時間の両方を有することか必要である。これが経費上の解決法である。

一方、シナプス係数がニューロ計算中にしばしば変更される場合には、大容量記 憶装置から新しい係数を探索する必要がある。この場合、大容量記憶装置とラン ダムアクセスメモリーとの間のデータの流れには、提供することの困難な電気的 な通信が要求される。放射の問題のために、伝送路によつて２０Ｍｂｉｔｓ／ｓ の速度を越えることは簡単ではない。

本発明の１つの目的は、これらの欠点を回避するために、ニューロ計算システム の構造を改善することにある。

このために、本発明によれば、シナプス係数を取り込んだ大容量記憶装置を備え た計算機を組み込んだニューロ計算システムと、大容量記憶装置を順次に読み出 すシステムと、が提案され、 −読み出しヘッドが並列に動作し、一連のシナプス係数を順次に読み出すことの できる一連の読み出しヘッドを組み込んだ読み出しシステムと、 −大容量記憶装置を読み出すためのヘッドと計算機の間に置かれた計算回路を組 み込んだニューロ計算システムであって、これらの回路は、 ・　一方で、処理される入力信号と、他方で、これらの信号に対応し読み出しヘ ットから入力するシナプス係数とを同期して受信することができ、・　同時に受 信されるシナプス係数によって重み付けされる入力信号を加算し、 ・　計算した重み付けされた加算値を計算機に転送する、前記のニューロ計算シ ステムと、 を特徴とする。

実際に、計算機は、計算機に転送される信号か記憶されるランダムアクセルメモ リー（作業用メモリー）を組み込んでΣす、計算され重み付けされた加算値がこ のランダムアクセスメモリーに転送される。

入力信号は計算機によって送出されるか、あるいは、他のどんなソース（センサ ー、もう１つの計算機、その他）からも入力する。

このようにして、すなわち、入力信号の受信時点において、同一の時点において の大容量記憶装置から読み出されたいくつかのシナプス係数を用いることによっ て、ニューロ計算の一部が直接に“活動状ｉｊｉ　（ｏｎ　ｔｈｅｍｏｖｅ）″ にされるのである。入力信号は連続して次から次に到着し、シナプス係数もまた 、入力信号の到着に同期して、それぞれの読み出しヘッドによって連続的に読み 出されるか、並列に動作する多くの読み出しヘッドがあるのである。予備の計算 の結果のみか計算機のランダムアクセスメモリーに転送される。ニューロ計算の その他の部分は、ランダムアクセスメモリーに格納された結果から、計算機で達 成される。しかし、シナプス係数は計算機のランダムアクセスメモリーに転送さ れない。

予備の計算に非常に多くのシナプス係数が使用されたとしても、計算機のランダ ムアクセスメモリーに転送される結果の数はシナプス係数の数に比較して非常に 減少せしめられる。多量に減少せしめられるランダムアクセスメモリーの容量に おける利点か実現される。

他方、大容量記憶装置から計算機のランダムアクセスメモリーへ転送されるデー タの流れの観点からのより小さな問題か存在する。それは、もはや、多量のシナ プス係数を非常に高速で転送する必要かないことであり、事実上、シナプス係数 の読み出しと同時にもたらされる計算の結果のみか転送されるということである 。

ここで、有効な数の読み出しヘッドを備えた大容量記憶装置（磁気テープ、磁気 ディスク、あるいは、光デイスク上の）を読み出すためのシステムをどのように 製作するかが分かるであろう。そのようなシステムは、各トラックで少なくとも Ｉ　Ｍｂｉｔ／ｓｅａの速度で並列に１０００　）−ラックを読み出す能力のあ る約１０００個の読み出しヘッドの列を備える。したかって、１０００の即座の 計算が、すべてのこれらのヘッドによって読み出されたシナプス係数によって重 み付けされた１０００の入力信号に、並列になされる。

本発明はまた、それらのメモリーが多量の異なるワード（並列に読み出されたシ ナプス係数）を同時に転送するように、そしてそれらかランダムアクセスでなく 高速に順次アクセスによって読み出されるように配置されるという条件下で、集 積回路の大容量固定メモリー（ＥＥＰＲＯＭ　ｍｅ＋＋ｏｒｉｅｓ）にも適用で きる。多くの数の並列出力を有するＥＥＦＲＯＭメモリー、あるいは並列にアド レスされるＥＥＦＲＯＭメモリーの列が適切であろう。

読み出しヘットと計算機のランダムアクセスメモリーの間に置かれる計算回路が 、読み出しヘッドの隣接する近接に配置されることは有益である。

それは、モノリシック基板に集積化されたヘッドの場合、読み出しヘッドに集積 化することも可能である。

なるべくなら、計算回路は、処理されるべき入力信号とシナプス係数を同時に受 信してそれらの乗算をもたらすように、それぞれの読み出しヘッドに関連した小 さな処理装置を組み込むほうがよい。

１つの特定のアーキテクチャ−においては、その処理装置は、この処理装置に関 連する読み出しヘッドによって引き出される係数のフローレート（ｆｌｏｗ　ｒ ａｔｅ）に等しいフローレートで新しい入力信号を受信し、乗算だけをもたらす たけでなく、一連の連続する入力信号によってもたらされた積の蓄積（ａｃｃｕ ｎ＋ｕｌａｔｉｏｎ）をももたらす（行によるマトリックス計算のアーキテクチ ャ−）。

もう１つのアーキテクチャ−においては、異なる処理装置か、それぞれ、演算を 達成することが望まれるベクトル成分のなかから得られるそれぞれの入力信号を 並列に受信し、各処理装置か、この信号と、この処理装置に関連する読み出しヘ ッドによって連続して転送されるそれぞれの一連のシナプス係数と、の間の一連 の連続する乗算を実行する。好ましくは、与えられた時点に同時に計算された積 の和をすべての処理装置によって生成するために、加算器が処理装置の出力に接 続される。

本発明の他の特徴と利点が、添付の図面を参照して以下で記載される詳細な説明 を読むことによりて理解されるであろう。

図１は、本発明によるニューロシステムの概略のアーキテクチャ−を示す。

図２は、本発明を用いた第１の実施例を示す。

図３は、もう１つの実施例を示す。

それぞれ次の形態のマトリックスの乗算を達成し、Ｙ＝ＡＸ ここで、Ｙはｎ個の成分からなるベクトル（ｙｔ、ｙ２、−・φｙｎ）、 Ｘはｍ個の成分からなるベクトル（Ｘ　１、ｘ２．・拳・Ｘヨ）、 ＡはｎＸｍのシナプス係数Ａ１．Ｊのマトリックス、である。

このようなマトリックスの乗算はニューロ計算機では典型的なものである。結果 のＹは、計算の明確な結果か、あるいは他の計算から達成された中間結果のいず れかである。

このマトリックスの乗算を達成するために、次の積のｎ個の和を計算する必要が ある。

３／Ｉ　＝Ａｔ、＋　Ｘ＋　＋Ａｔ、ｔ　Ｘ２　＋　０１１０　＋Ａ１．＋ａ　 Ｘ。

ここで、添字ｉは１〜ｎの値である。

ニューロ計算システムの一般的なアーキテクチャ−が図１に示される。

処理されるべき入力信号は、ベクトルＸの成分ｘＪで表されているか、独特の電 気的な回路Ｃ８に適用され、それは、これらの成分の重み付けされた和をもたら そうとするものである。

回路Ｃ８は、さらに、並列に動作しているいくつかの読み出しヘッドＴＬ、　、 ＴＬ＊　、・・・ＴＬ工、・・・ＴＬ、　、によって係数が引き出される大容量 記憶装置ＭＭ（磁気テープ、ディジタル光ディスク、等の）から入力するそれら の係数の値Ａ　ｉ、ｊを直接に受信する。好ましくは、ｍ個の読み出しヘットか 存在するか強制はされない。もし、マトリックスＡの行あるいは列より少ない読 み出しヘッドか存在するのであれば、マトリックスの計算は幾つかの一連の演算 に再分割されるであろう。

入力信号ＸＪの到着は、いかなる場合でも、大容量記憶装置から引き出される係 数Ａ　Ｈ，Ｊの到着に同期せしめられる。この同期せしめられる方法は後はど言 及されるであろう。

重み付けされた和（ｘＪＡ＋Ｊの和）は、読み出し専用メモリーから係数Ａ　ｔ Ｊを並列に読み出すのと同期してそれ自身かもたらされる入力信号Ｘｊの到着に 同期して回路Ｃ８にもたらされる。計算は即座にもたらされるので、係数Ａ　ｌ 　＋　Ｊはランダムアクセスメモリーに格納されず、さらに正確には、回路Ｃ８ のバッファーレジスタに一時的に格納されるので、それらは、ランダムアクセス によって作業用メモリーに格納されないと言うことか１　できる。

重み付けされた和かもたらされるやいなや、この和の結果ｙ、は、ランダムアク セスメモリーＭＶに格納される結果ｙ、からニューロ計算を実行する計算機ＣＭ Ｐの（アドレス指定可能な）ランダムアクセスメモリーＭＶに転送される。

扱われる入力信号ＸＪはいくつかのソースによって送出される。例えば、それら は、センサ（ＣＣＤ画像センサのような）、電気的処理装置（画像処理回路のよ うな）、計算機、あるいは、図１に破線で示されるように、計算機ＣＭＰそれ自 身から、入力する。閾値機能を介しての入力Ｘｊへの結果ｙ、の直接の再ループ が付加的に提供される。

独特の回路Ｃ８は、このようにして、並列で動作する複数の読み出しヘッドによ って順次に係数Ａ　、、、か読み出されるのと同時に、計算か活動状態にされる のである。この回路Ｃ８はシステムの集積化部分として都合よく形成され、大容 量記憶装置ＭＭを読み出す。この読み出しのシステムかモノリシック集積化され たシステムである場合、回路Ｃ８のすへであるいは一部は読み出しヘットとして 同一のモノリシックブロックに集積化されることが、特に、試みられるだろう。

それは、半導体基板に集積化された複数の磁気読み出しヘッドの場合、特に、可 能である。大容量記憶装置か順次アクセスによる並列でのワードの出力である大 容量のＥＥＦＲＯＭメモリーの場合、あるいは、同期して動作する順次アクセス によるＥＥＰＲＯＭメモリーの構造の場合もまた、特に、都合か良い。事実、回 路Ｃ８に存在する計算回路は非常に簡単なものであり、ゆえに大きさが小さい大 容量のメモリーである。

回路Ｃ５か読み出しのシステム内にモノリシックな方法で集積化されてなくとも 、それがこのシステムの隣接する近接に配置されていることは好都合である。

図２は本発明の第１の実施例を示す。この実施例において、読み出しヘッドと計 算機のランダムアクセスメモリーとの間に置かれた電気的回路Ｃ８は並列に数個 の処理装置ＰＬ（ＴＬ読み出しヘッドと同数の、例えば、処理装置Ｐのような） を備え、そのそれぞれは、積Ｘ　ｊ　Ａ　ｉ、　ｊの添字Ｊ（Ｊは１〜ｐの値） の和であるそれぞれの信号ｙｔを引き出す。図２の場合には、４つの処理装置Ｐ １、Ｐ２、Ｐ３、Ｐ４か存在する。

各処理装置Ｐｉは２つの入力を有し、その一方は入力信号ｘＪ　（信号ｘ、は連 続した列で次々に到着する）を受信し、他方はそれぞれの読み出しヘットＴＬｉ に接続される。

同一の添字の処理装’７７　Ｐ　ｉ　Ｅ結合される添字ｉの読み出しヘッドは、 大容量記憶装置ＭＭのトラックｉを読み出し、第１の添字としての添字ｉに対応 する係数Ａ８９、を送出するのみである。係数Ａ　、、Ｊは、トラックｉに次か ら次に格納されており、同一の添字Ｊに対応する入力信号Ｘｊの到着に同期して 順次に読み出される。もう１つの考え方では、係数ＡＨ，１、Ａ□、２　、　Ａ １．３　、Ａ□、４は、処理装置Ｐ１に対応する読み出しヘッドＴＬＩによって 読み出される１つのトラック１にすべて次から次に格納され、処理装置でのこれ らの係数ＡＨ，１、Ａ工、２、Ａ□、３、Ａ□、４の到着は信号ｘ、、ｘ２、ｘ 、　、ｘ４それぞれの到着に同期せしめられる。

同じように、係数Ａ２．ｚ　、Ａｌｌ　、Ａ１３、Ａｔ、＜は、処理装置Ｐ２に 対応する読み出しヘッドＴＬ２によって読み出される１つのトラック２にすべて 次から次に順次格納され、処理装置でのこれらの係数Ａ２，１、Ａ　２，２　、 Ａ　２，３　、Ａ　２，４の到着もまた、信号Ｘ□、Ｘ　＊　、Ｘ　＊　、Ｘ　 ４それぞれの到着に同期せしめられる。

すべての読み出しヘッドは並列に動作する。

各処理装置は同期して受信される係数によって重み付けされる入力信号Ｘ１〜Ｘ ４の和を生成することを意図する。そのために、処理装置は、包括的に、積Ａｌ 、ｊｘ、を生成する乗算器と、その乗算の連続する結果の和をとるためのアキュ ームレータと、を備える。

図２に示される例において、処理装置は、入力信号ＸＪを受信する第１のバッフ ァーレジスタ１２、この人力信号に同期して読み出される係数を受信する第２の バッファーレジスタ１０、積Ｘ　ＪＡ　、、　Ｊをもたらす乗算器１１、乗算の 結果を格納するレジスタ１４、その積を前に計算された積の和に加算する加算器 １６、その加算結果を格納するレジスタ１８、とを備え、レジスタ１８を更新す るために、入力信号ｘｊの新しいそれぞれの到着によって、前もってレジスタ１ ８に格納された積の和に基づいて、加算器１６は、入力として、一方でレジスタ １４の出力を受信し、他方で、レジスタ１８の出力を受信する。

計算動作の最後で、つまりｍ個の入力信号Ｘｊとｍ個の係数Ａ　ｔ、Ｊが受信さ れ、そして処理されとき、処理装置のレジスタ１８は、望む結果ｙ、を、つまり ｍ個の入力信号の重み付けされた和を含むのである。この計算は、ランダムアク セスメモリーに係数Ａ　、、、を格納することなく実行される。

結果ｙ、は計算機ＣＭＰのランダムアクセスメモリーＭＶに転送される。好まし くは、結果ｙ１の転送は単一の転送回線に多重化される。これの終端て、出力イ ンタフェース回路ＩＳは、並列に、異なった結果ｙ、を受信し、それらを直列で 計算機ＣＭＰのランダムアクセスメモリーに転送する。

マトリックスの計算が１〜ｎの添字ｉを使用すれば、２個の読み出しヘットと２ 個の関達す葛処理装置かあっても、ここてρはｎより小さい、そのことは、いく つかの計算動作を再度実行する必要があることか分かるであろう。最初の計算動 作ですでに使用された入力信号ｘ。

か再度処理装置に送出されが、このときは、それらは、今回は、ｐ＋１から２ｐ まで、そして２ｐ＋１から３ｐまで、等の、ｎまでの範囲の添字ｉに対応する、 最初の計算動作では読み出されていない他の係数Ａ　ｉ　、　Ｊによって乗算が なされる。これらの係数は、それらのそれぞれの添字ｉに対応するトラック上に 、すでに使用された係数の後に格納される。

実際には、係数Ａ　、、Ｊと入力信号Ｘｊがバイナリ−の値であれば、その機能 が上述された処理装置Ｐｋは極端に簡単な態様て製作される。乗算器１１は、非 常に簡単なりロック信号に関連したＡＮＤゲートであり、バイナリ−のｆｌｌＸ ｊＡｉ、ｊが１であるときに毎回短いクロックパルスを送出する。その積の蓄積 は、それらのパルスを受信しカウントする非同期のカウンタによって簡単になさ れる。

当然のことながら、マトリックスの計算か、バイナリ−ではないシナプス係数お よび（あるいは）バイナリ−ではない入力信号を用いる場合、好ましくは、バイ ナリ−で動作する要素的な処理装置Ｐｋによってそれらの値を個別にバイナリ− の重みに変換することによってバイナリ−の形態に到達することか試みられる。

もう１つのアーキテクチャ−ては、マトリックスの計算は、図２の場合のように 行ごとにもたらされるのではなく、列ごとにもたらされる。

図３は対応する実施例を示す。ここでは、ｑ個の読み出しヘッドＴＬＩ〜ＴＬｑ 　（ここでは４つ）と、それぞれか各読み出しヘッドに関連するｑ個の処理装置 Ｐ’　ｋと、が存在する。

各処理装置Ｐ’には、入力信号Ｘｋと、関連する読み出しヘッドによって引き出 された係数と、を同時に受信する。１〜ｍで変化する連続する添字ｊのすべて信 号ｘｊを処理装置Ｐｉが連続して受信する図２とは対照的に、ここでは、処理袋 ｆｉＰ’　ｋは添字にの信号Ｘｋのみを受信する。

その結果として、信号ｘｋが連続して到着すると、デマルチプレクサ（ｄｅｍｕ ｌｔｉｐＬｅｘｅｒ）が提供され、それぞれの入力信号をそれか意図する処理装 置に向けるのである。このデマルチプレクサは参照記号ＩＥによって示される入 力インタフェース回路に組み込まれる。

処理装置Ｐ’ｋに対応する読み出しヘッドＴＬｋは、２番目の添字がｋである、 つまり係数Ａｉ、にである異なった係数を連続して送出する。その他の読み出し ヘッドは並列に動作しその他の係数を送出する。図２の場合には、各読み出しヘ ッドはマトリックスの行に対応する係数を送出するのに対して、ここては、各読 み出しヘッドはマトリックスＡの列に対応する係数を送出する。

ｑ個の処理装置の出力は、重み付けされた和ｙ、を連続的に送出する包括的な加 算器ＡＤにおいて、結合される。

実際には、第１の処理装置は積ＸｌＡｌ、１を計算し、第２の処理装置は積ｘ２ Ａ□、２を計算し、同様に、それぞれ計算する。これらのすべての計算は、同時 になされ、加算によってｙ□が送出され、入力信号ｘｋが常に処理装置Ｐ’ｋに 存在しても、新しい係数の列、Ａ２．１　、Ａ２，２　、等が処理装置にもたら され、積の加算によってｙ、が送出される。

各処理装置Ｐ’には、好ましくは、第１のバッファーレジスタ２ｏ、第２のバッ ファーレジスタ２２、乗算器２４、第３のバッファーレジスタ２６、を備える。

レジスタ２０は連続する係数Ａｉ、ｋを受信する。レジスタ２２は入力信号Ｘｋ を受信し、トラックｋから入力する係数Ａ＝、にの１つの列のすべてを読み出す まではレジスタ２２はその内容が変化しない。レジスタ２６は乗算の結果の積を 格納し、処理装置への出力レジスタを構成する。

好ましくは、また、処理装置の出力の加算を２つずつ実行するために、加算器は ツリー構造を有する。

加算器ＡＤの出力は一連の結果ｙ工を表し、与えられた時点で読み出し専用メモ リーに並列で読み出された係数はすべて、事実上、同一の第１の添字ｉを有する 。

これらの結果は加算器ＡＤによって連続して送出され、計算機のランダムアクセ スメモリーＭＶに転送される。

しかしながら、読み出しヘッドの数９はマトリックスＡの列の数ｍより小さくて もよい。この場合、当然、マトリックスの計算をいくつかの段階で行う必要があ り、第１の段階では、最初のｑ個の信号ｘ１〜ＸＱが引き出され、それらは大容 量記憶装置から読み出された対応する係数と結合せしめられる。そして、後の段 階では、続く入力信号ｘｑ、１、等が引き出され、それらは大容量記憶装置から 引き出された他の係数と結合せしめられる。

各動作周期ての加算器ＡＤの出力は部分的な加算のみであり、最終的な結果ｙ、 を送出するために、異なった段階での結果を組み合わせる必要がある。この組み 合わせは計算機かあるいは回路Ｃ８でなされ、回路Ｃ８の場合は、ループレジス タか必要て、それは、相補的な結果をそれに加算するまで、加算の部分的な結果 をメモリーに保持する。

データの到着と発行の同期は、図２の場合と図３の場合では同一ではないことに 注意されたい０図２の場合は、入力信号は、大容量記憶装置からの係数Ａ、５． の連続的な引き出しと同し速度て、処理装置ＰＬに連続的に到着する。図３の場 合は、一連の信号Ｘ１〜Ｘ、が到着し、一連のｎ個の係数Ａ　、、、かそれぞれ のレジスタ２０を介して到来する間、入力レジスタに格納されたままである。

トラック１　トラック２　トラック３　トラック４要　約　書 本発明はニューロ計算器に関する。ニューロ計算器では入力信号Ｘｊ及びシナプ ス係数Ａ　、、Ｊの大量のマトリクス計算か必要である。システムが複雑な場合 には、係数の値は１０９にも達し、係数は磁気テープ、光ディスク等のバルクメ モリＭＭに格納される。計算はコンピュータ（ＣＭＰ）で行なわれる０本発明は 、マトリクス計算の際、係数をランダムアクセスメモリ（ＭＶ）に格納するため に読み出し専用メモリの中で係数をサーチする代りに、読み出し専用メモリから 係数を順次読み出しすると同時にＸｊとＡｔ、Ｊの乗算を動的に行なう。さらに 多量の係数はマルチヘッド（ＴＬ、、ＴＬ２　。

・・・）により同時に読み出される。従って、読み出し専用メモリに係数を大量 に高速に格納しなければならない点か除去される。

第２図 国際調査報告 １″ｍ＋＋＋ａ′ｌｅ″ｌ＾−”””　ＰＣＴ／ＦＲ９１１００４８３国際調査 報告

Claims (11)

【特許請求の範囲】
1. １．シナプス係数（Ａｉ，ｊ）を格納する大容量記憶装置（ＭＭ）を備えた計算 機（ＣＭＰ）と、前記大容量記憶装置を順次に読み出す装置（ＴＬ１、ＴＬ２、 ・・・）と、を組み込んだニューロ計算システムであって、−前記読み出す装置 が、読み出しヘッドが同時に並列で動作し一連のシナプス係数を順次に読み出す ことのできる一連の読み出しヘッドを組み込み、−前記ニューロ計算システムが 、大容量記憶装置を読み出すためのヘッドと計算機の間に置かれた計算回路（Ｃ Ｓ）を組み込み、これらの計算回路は、・一方で、処理される入力信号（Ｘｊ） と、他方で、これらの信号に対応し読み出しヘッドから入力するシナプス係数と 、を同期して受信することができ、 ・同時に受信されるシナプス係数によって重み付けされる入力信号の和を計算す ることができ、・計算した重み付けされた和を計算機に転送することができる、 ことを特徴とするニューロ計算システム。
2. ２．前記大容量記憶装置が、順次読み出しと複数の並列に動作するヘッドに基づ く、ディスク記憶装置、磁気テープ記憶装置、あるいは光ディスク記憶装置であ る、ことを特徴とする請求の範囲第１項に記載のニューロ計算システム。
3. ３．前記大容量記憶装置が、順次アクセスと複数ワードの並列の出力に基づく、 少なくとも１つのＥＥＰＲＯＭ集積回路を備えたことを特徴とする請求の範囲第 １項に記載のニューロ計算システム。
4. ４．入力信号が、センサ、計算機（ＣＭＰ）自身、あるいは他の計算機、から入 力することを特徴とする請求の範囲第１項〜第３項のいずれかに記載のニューロ 計算システム。
5. ５．重み付けされた信号を計算する前記計算回路が、読み出しヘッドの隣接する 近傍に置かれることを特徴とする請求の範囲第１項〜第４項のいずれかに記載の ニューロ計算システム。
6. ６．前記計算回路が、読み出しヘッドを組み込んだモノリシック基板に集積化さ れることを特徴とする請求の範囲第１項〜第５項のいずれかに記載のニューロ計 算システム。
7. ７．前記計算回路がそれぞれの読み出しヘッドに関連して処理装置を組み込み、 この処理装置が、一方で、処理される入力信号と、他方で、大容量記憶装置から 入力するシナプス係数と、を受信し、これらの２つの値を乗算することができる 、ことを特徴とする請求の範囲第１項〜第６項のいずれかに記載のニューロ計算 システム。
8. ８．前記処理装置が、この処理装置に対応する読み出しヘッドによって転送され る係数Ａｉ，ｊのデータ転送速度と同じデータ転送速度で新しい入力信号Ｘｊを 順次に受信する、ことを特徴とする請求の範囲第７項に記載のニューロ計算シス テム。
9. ９．前記処理装置が、同時に受信される入力信号Ｘｊと対応する係数Ａｉ，ｊと を乗算する乗算器（１１）と、連続する信号Ｘｊの列によってもたらされる積の 累積の和を生成するアキュームレータと、を組み込んだことを特徴とする請求の 範囲第８項に記載のニューロ計算システム。
10. １０．異なった複数の処理装置それぞれが、処理される入力信号の列から得られ るそれぞれの入力信号Ｘｋを並列に受信し、そして、前記複数の処理装置それぞ れは、受信されたそれぞれの入力信号Ｘｋと、前記処理装置に対応する読み出し ヘッドから順次に受信される係数の列のそれぞれの係数Ａｉ，ｋとを乗算するこ とができる、ことを特徴とする請求の範囲第７項に記載のニューロ計算システム 。
11. １１．前記複数の処理装置それぞれが、処理装置によって与えられた時点で同時 に計算される積の和を生成することのできる加算器のそれぞれの入力の１つに接 続される１つの出力を組み込んだ、ことを特徴とする請求の範囲第１０項に記載 のニューロ計算システム。