JPH0548112A - Manufacture of semiconductor device - Google Patents
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- JPH0548112A JPH0548112A JP23393091A JP23393091A JPH0548112A JP H0548112 A JPH0548112 A JP H0548112A JP 23393091 A JP23393091 A JP 23393091A JP 23393091 A JP23393091 A JP 23393091A JP H0548112 A JPH0548112 A JP H0548112A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、蓄積層をチャネルとし
て利用した縦型ＭＯＳ半導体装置のうち、特にドレイン
領域とソース領域との間に、ソース領域と同電位の金属
によるショットキー接合と絶縁ゲート電極によって挟ま
れたチャネル領域を有する半導体装置の製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical MOS semiconductor device using a storage layer as a channel, and particularly, between a drain region and a source region, a Schottky junction and an insulation made of metal having the same potential as the source region The present invention relates to a method for manufacturing a semiconductor device having a channel region sandwiched by gate electrodes.
【０００２】[0002]
【従来の技術】上記のような半導体装置の従来例として
は、図１５のようなものがある。このような構造の半導
体装置に関しては、既に本願出願人が特願平２−９００
９５号にて説明しているが、下記に改めて説明する。図
１５の構造はｎ型シリコンを基板にしたもので、図１５
中、１はｎ- 型ドレイン領域、１１はドレイン電極、３
はｎ+ 型ソース領域、３３はソース電極で、ドレイン領
域１とショットキー接合する金属からなり、ソース領域
３とはオーミック接続している。２はゲート電極で、便
宜上、金属またはｐ+ 型にドープされたポリシリコンよ
り成るとする。４はゲート絶縁膜、５は層間絶縁膜であ
る。2. Description of the Related Art A conventional example of the above semiconductor device is shown in FIG. Regarding the semiconductor device having such a structure, the applicant of the present application has already filed Japanese Patent Application No. 2-900.
This is explained in No. 95, but will be explained again below. The structure shown in FIG. 15 uses n-type silicon as a substrate.
Inside, 1 is an n - type drain region, 11 is a drain electrode, 3
Is an n + type source region, 33 is a source electrode, which is made of a metal that forms a Schottky junction with the drain region 1 and is in ohmic contact with the source region 3. Reference numeral 2 denotes a gate electrode, which is conveniently made of metal or p + -type doped polysilicon. Reference numeral 4 is a gate insulating film, and 5 is an interlayer insulating film.
【０００３】なお、ゲート電極２、ゲート絶縁膜４、層
間絶縁膜５を併せて「絶縁ゲート電極」と呼ぶことに
し、番号１０を付す。また、絶縁ゲート電極１０とショ
ットキー接合に挟まれる狭いドレイン領域を、この半導
体装置の「チャネル領域」と呼ぶことにする。チャネル
領域において、ゲート絶縁膜の表面とショットキー接合
面はほぼ平行につくり込まれている。図中、絶縁ゲート
電極１０からショットキー接合までの距離（以後、これ
を「チャネルの厚み」と呼ぶ。図中符号、Ｈ）は、この
ショットキー接合のゼロバイアス状態の空乏層の厚さよ
りも小さく設定されている。The gate electrode 2, the gate insulating film 4, and the interlayer insulating film 5 are collectively referred to as an "insulated gate electrode" and are numbered 10. The narrow drain region sandwiched between the insulated gate electrode 10 and the Schottky junction will be referred to as the "channel region" of this semiconductor device. In the channel region, the surface of the gate insulating film and the Schottky junction surface are formed almost parallel to each other. In the figure, the distance from the insulated gate electrode 10 to the Schottky junction (hereinafter, referred to as “channel thickness”; symbol H in the figure) is greater than the thickness of the depletion layer of the Schottky junction in the zero bias state. It is set small.
【０００４】次にこの半導体装置の動作について図１６
〜１８を用いて説明する。図１６、１７は、図１５中の
線分Ａ−Ａ’に沿ったバンド図、図１８は図１５中の線
分Ｂ−Ｂ’に沿ったバンド図で、それぞれ便宜のため半
導体の伝導帯の下端線とショットキー障壁、ゲート絶縁
膜の存在のみを示す。図１８は、チャネル領域の中央付
近を通る線分Ｂ−Ｂ’におけるバンド図である。Next, the operation of this semiconductor device will be described with reference to FIG.
This will be described with reference to -18. 16 and 17 are band diagrams taken along the line segment AA ′ in FIG. 15, and FIG. 18 is a band diagram taken along the line segment BB ′ in FIG. Only the bottom line, the Schottky barrier, and the presence of the gate insulating film are shown. FIG. 18 is a band diagram of a line segment BB ′ passing near the center of the channel region.
【０００５】この半導体装置はソース電極は０電位に、
ドレイン電極には正の電位を印加して使用する。ゲート
電極を０電位とすると、ゲート電極２とチャネル領域と
の仕事関数差、ならびにソース電極３３とドレイン領域
１によるショットキー接合の効果により、本来ドレイン
領域の一部でｎ- 型のチャネル領域は、空乏化されてド
レイン・ソース間に電流は流れない。すなわち、この半
導体装置はノーマリ・オフ型のデバイスである。この状
況を図１６、１８に示す。In this semiconductor device, the source electrode is at 0 potential,
A positive potential is applied to the drain electrode for use. When the gate electrode is set to 0 potential, due to the work function difference between the gate electrode 2 and the channel region and the effect of the Schottky junction between the source electrode 33 and the drain region 1, the n − -type channel region is originally a part of the drain region. , Depleted and no current flows between drain and source. That is, this semiconductor device is a normally-off type device. This situation is shown in FIGS.
【０００６】ゲート電極に然るべき正の電位を印加する
と、ゲート絶縁膜周辺に蓄積層が形成され、ドレイン−
ソース間は導通する。この状況を図１７に示す。ゲート
電圧が一定の時、電流量はドレイン電圧ではなく、蓄積
層内のキャリア移動度によって制限される。よって、こ
のデバイスの電流電圧特性は、所謂五極管特性となる。When an appropriate positive potential is applied to the gate electrode, an accumulation layer is formed around the gate insulating film and the drain-
There is conduction between the sources. This situation is shown in FIG. When the gate voltage is constant, the amount of current is limited not by the drain voltage but by the carrier mobility in the storage layer. Therefore, the current-voltage characteristic of this device is a so-called pentode characteristic.
【０００７】次にこのデバイスが十分な電流遮断特性を
有するためにチャネル領域が満たすべき条件について述
べる。図１５の場合、ゲート電極が０電位のとき、前記
のごとくチャネル領域は空乏化されているが、ソース領
域３と接する付近ではソース領域の固定されたポテンシ
ャルの影響を受けて完全には空乏化されない。この影響
はおよそチャネル長Ｌ方向にチャネル厚さＨ程度の距離
にまで及ぶことが数値計算によりわかっている。この状
況は図１８の曲線の右端の湾曲部にあたる。また、ドレ
イン電極１１と対面するチャネル領域の端では、ドレイ
ン電界がブレイクダウン条件に近いほど強くなると、そ
の影響はやはりチャネル開口部におけるチャネル厚さと
同程度まで及ぶ。この状況は図１８の曲線のチャネル領
域が終る辺りの湾曲部にあたる。従ってチャネル領域が
ドレイン電圧に関係なく十分な電流阻止能力を持つため
にはチャネル長（図中、Ｌ）はチャネルの厚さＨの２倍
以上に設定する必要がある。Next, the conditions that the channel region must satisfy in order for this device to have sufficient current blocking characteristics will be described. In the case of FIG. 15, when the gate electrode is at 0 potential, the channel region is depleted as described above, but in the vicinity of contact with the source region 3, it is completely depleted due to the influence of the fixed potential of the source region. Not done. It is known by numerical calculation that this influence extends to a distance of about the channel thickness H in the direction of the channel length L. This situation corresponds to the curved portion at the right end of the curve in FIG. Further, at the end of the channel region facing the drain electrode 11, when the drain electric field becomes stronger as it approaches the breakdown condition, the influence thereof reaches the same extent as the channel thickness at the channel opening. This situation corresponds to the curve near the end of the curved channel region in FIG. Therefore, in order for the channel region to have a sufficient current blocking ability regardless of the drain voltage, the channel length (L in the figure) must be set to be twice the channel thickness H or more.
【０００８】ここではゲート材料を金属またはｐ+ 型ポ
リシリコンなどとしてノーマリ・オフ機能を付加して基
本動作をわかりやすくした、もちろんｎ+ 型のポリシリ
コンでもよい。その場合はノーマリ・オン型となり、主
電流の遮断にはゲート電極に負の電位を印加する必要が
ある。Here, the gate material is metal or p + type polysilicon or the like to add a normally-off function to make the basic operation easy to understand. Of course, n + type polysilicon may be used. In that case, it becomes a normally-on type, and it is necessary to apply a negative potential to the gate electrode in order to cut off the main current.
【０００９】次に、上記のような半導体装置の典型的な
形状の製造方法について簡単に説明する。まず、Ｕ字型
絶縁ゲート電極１０をつくり込む。すなわち、ドレイン
領域である半導体基板１の表面に、側壁がほぼ垂直な縦
溝を蝕刻し、この内壁にゲート絶縁膜４を形成し、次い
でゲート電極材料であるｐ+ 型にドープした多結晶シリ
コン４を埋め込み、上部を絶縁して絶縁ゲート電極１０
を完成させる。この状態は図１９にあたる。次に基板１
の表面をいくらか蝕刻し、絶縁ゲート電極１０を基板表
面に突出させる。この状態は図２０にあたる。Next, a method of manufacturing a typical shape of the above semiconductor device will be briefly described. First, the U-shaped insulated gate electrode 10 is formed. That is, a vertical groove whose side wall is almost vertical is etched on the surface of the semiconductor substrate 1 which is a drain region, a gate insulating film 4 is formed on this inner wall, and then p + -type polycrystalline silicon which is a gate electrode material is formed. 4 is buried and the upper part is insulated to provide an insulated gate electrode 10
To complete. This state corresponds to FIG. Next, substrate 1
The surface of the substrate is etched to some extent so that the insulated gate electrode 10 is projected to the surface of the substrate. This state corresponds to FIG.
【００１０】次に前記基板１の表面のごく浅い領域にソ
ースｎ+ 領域３を形成し、図２１のように突出した絶縁
ゲート電極１０の側壁にチャネル領域形成用のマスク材
によるサイドウォール２０２を形成する。このサイドウ
ォールは、マスク材２０１を例えばＣＶＤ法などにより
基板表面の凹凸形状の上に、平坦面も側壁面も至るとこ
ろ同じ厚さになる、所謂ブランケット状に堆積させ、こ
れを異方性ドライエッチングによって蝕刻する事により
形成される。これにより、サイドウォールの厚さは初期
のマスク材の膜厚により、精度よく形成できる。Next, a source n + region 3 is formed in a very shallow region of the surface of the substrate 1, and a sidewall 202 made of a mask material for forming a channel region is formed on the side wall of the protruding insulated gate electrode 10 as shown in FIG. Form. The sidewalls are formed by depositing the mask material 201 on a concave-convex shape on the surface of the substrate by, for example, a CVD method in a so-called blanket shape in which the flat surface and the side wall surface have the same thickness over the entire surface. It is formed by etching by etching. Thereby, the thickness of the sidewall can be accurately formed according to the initial film thickness of the mask material.
【００１１】次にこのサイドウォール２０２をマスク
に、基板１をほぼ垂直に蝕刻して基板に縦溝を形成す
る。この状態が図２２である。この縦溝にｎ-型ドレイ
ン領域１とショットキー接合する金属３３を埋め込む。
この金属はソース領域３とはオーミック接続し、ソース
電極として機能する。これにドレイン電極１１を、基板
１のソース電極と対向する面に形成して図１５の構造を
完成させる。Next, the side wall 202 is used as a mask to etch the substrate 1 substantially vertically to form vertical grooves in the substrate. This state is shown in FIG. A metal 33 that forms a Schottky junction with the n − type drain region 1 is embedded in this vertical groove.
This metal makes ohmic contact with the source region 3 and functions as a source electrode. A drain electrode 11 is formed on the surface of the substrate 1 facing the source electrode to complete the structure of FIG.
【００１２】[0012]
【発明が解決しようとする課題】上記のような従来の製
造方法においては、絶縁ゲート電極用の縦溝ならびにソ
ース電極用の縦溝は、チャネル領域を精度よく作り込む
ために異方性ドライエッチングにて蝕刻する。しかしそ
の場合、側壁は完全に垂直とはなりにくく、一般的には
表面開口部より溝底部のほうが狭くなる傾向がある。従
って図２３のごとくチャネル領域はドレイン側に末広が
りの形状となり、このようなチャネル形状ではドレイン
電界の影響がチャネル領域の中心まで入り込むので、十
分な電流遮断能力を確保するためにチャネル長Ｌを大き
くしなければならず、導通時のチャネル抵抗を増大させ
る。また、極端な場合、図２３に示す角度θが６５゜よ
り小さくなると、どんなにチャネル長を長くしても十分
な電流制御能力を得られない。In the conventional manufacturing method as described above, the vertical groove for the insulated gate electrode and the vertical groove for the source electrode are anisotropically dry-etched in order to accurately form the channel region. To etch. However, in that case, the side wall is unlikely to be completely vertical, and generally the groove bottom tends to be narrower than the surface opening. Therefore, as shown in FIG. 23, the channel region has a shape diverging toward the drain side, and in such a channel shape, the influence of the drain electric field penetrates to the center of the channel region. This increases the channel resistance during conduction. In an extreme case, if the angle θ shown in FIG. 23 is smaller than 65 °, no sufficient current control capability can be obtained no matter how long the channel length is made.
【００１３】[0013]
【課題を解決するための手段】本発明は、上記のような
問題点を解決するためになされたものであり、特許請求
の範囲に記載するような構成をとる。すなわち、ドレイ
ン領域たる第一導電型半導体基板の一主面に臨んで第一
導電型の高濃度不純物領域からなるソース領域を有し、
前記ドレイン領域ならびに前記ソース領域に接した絶縁
ゲート電極を有し、前記ドレイン領域ならびに前記ソー
ス領域に接し、かつ前記ドレイン領域を挟んで前記絶縁
ゲート電極界面のごく近傍に前記ソース電極と同電位の
金属からなるショットキー接合を有する半導体装置の製
造方法において、絶縁ゲート電極とショットキー接合面
のための溝の形成を、半導体結晶面に選択性を有する異
方性エッチング方法によって形成し、チャネル領域を構
成する絶縁ゲート電極界面とショットキー接合界面が完
全平行を為すようにする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and has a structure as set forth in the claims. That is, it has a source region composed of a high-concentration impurity region of the first conductivity type facing one main surface of the first conductivity type semiconductor substrate which is a drain region,
An insulated gate electrode that is in contact with the drain region and the source region, is in contact with the drain region and the source region, and has the same potential as the source electrode in the immediate vicinity of the interface of the insulated gate electrode across the drain region. In a method of manufacturing a semiconductor device having a Schottky junction made of metal, a groove for an insulating gate electrode and a Schottky junction surface is formed by an anisotropic etching method having selectivity to a semiconductor crystal plane, and a channel region is formed. The interface of the insulated gate electrode and the interface of the Schottky junction are completely parallel to each other.
【００１４】[0014]
【作用】この様な製造方法によれば、チャネル領域内の
絶縁ゲート電極からショットキー接合までの距離、所謂
「チャネル厚み」を均一に形成することができ、理想的
なチャネル構造を実現することができる。この製造方法
は後記図２〜９にて説明する。According to such a manufacturing method, the distance from the insulated gate electrode in the channel region to the Schottky junction, that is, the so-called "channel thickness" can be formed uniformly, and an ideal channel structure can be realized. You can This manufacturing method will be described later with reference to FIGS.
【００１５】[0015]
【実施例】本発明を実施例をもとに説明する。図１は本
発明の第一の実施例による半導体装置の構造である。図
１中、１はｎ- 型ドレイン領域、１１はドレイン電極、
３はｎ+ 型ソース領域、３３はドレイン領域とショット
キー接合する金属で、ソース領域３とも接続しているソ
ース電極である。２はゲート電極で金属またはｐ+ 型に
ドープされたポリシリコンよりなる。４はゲート絶縁
膜、５は層間絶縁膜である。EXAMPLES The present invention will be described based on examples. FIG. 1 shows the structure of a semiconductor device according to the first embodiment of the present invention. In FIG. 1, 1 is an n − -type drain region, 11 is a drain electrode,
Reference numeral 3 is an n + type source region, and 33 is a metal that forms a Schottky junction with the drain region, and is a source electrode that is also connected to the source region 3. A gate electrode 2 is made of metal or p + -type doped polysilicon. Reference numeral 4 is a gate insulating film, and 5 is an interlayer insulating film.
【００１６】動作原理は図１５の従来例と同じである。
チャネル領域の絶縁ゲート電極面とショットキー接合面
は図２〜９に示すような製造方法をとることで完全に平
行につくり込むことができ、さらにショットキー接合面
がドレインから見て後退した構造になっており、ドレイ
ン電界によるショットキー接合からの漏れ電流を抑制す
る構造になっている。図１の構造と図１５の構造と比較
すると、図１５ではチャネル長方向が基板表面に直角に
なるようにチャネル領域が形成されているが、図１の構
造ではこれが斜めになっている。しかし、このことは半
導体装置の本質に変更を加えるものではない。The operating principle is the same as that of the conventional example shown in FIG.
The insulated gate electrode surface in the channel region and the Schottky junction surface can be made completely parallel by the manufacturing method shown in FIGS. 2 to 9, and the Schottky junction surface is receded from the drain. The structure is such that leakage current from the Schottky junction due to the drain electric field is suppressed. Comparing the structure of FIG. 1 with the structure of FIG. 15, in FIG. 15, the channel region is formed so that the channel length direction is perpendicular to the substrate surface, but in the structure of FIG. 1, this is oblique. However, this does not change the essence of the semiconductor device.
【００１７】図２〜９は図１の実施例の一製造方法を説
明した図である。基板は、ｎ- シリコンで表面は面方位
（１００）面とする。この表面にマスク材として例えば
２０ｎｍのシリコン酸化膜１０１、さらにその上に５０
０ｎｍの窒化シリコン膜１０２、３００ｎｍのシリコン
酸化膜１０３を形成し、これを絶縁ゲート電極用の溝を
形成するためにパターニングする。この状態が図２であ
る。2 to 9 are views for explaining one manufacturing method of the embodiment shown in FIG. The substrate is n − silicon and the surface has a plane orientation of (100). As a mask material on this surface, for example, a silicon oxide film 101 of 20 nm, and 50
A 0 nm silicon nitride film 102 and a 300 nm silicon oxide film 103 are formed and patterned to form a groove for an insulated gate electrode. This state is shown in FIG.
【００１８】次に異方性ドライエッチングによりシリコ
ン基板に深さ２μｍ程度の縦溝を形成する。この縦溝の
側壁の形状は必ずしも基板表面に直角でなくても構わな
い。この状態が図３である。次に結晶面により選択性が
あってシリコン単結晶の（１１１）面を殆どエッチング
しないエッチング液にてエッチングすると、図４のよう
な形状を得る。このエッチング液は、例えばヒドラジ
ン、あるいはエチレンジアミン、あるいは水酸化カリウ
ム水溶液など、あるいはこれらの混合液である。この場
合、基板表面と内壁面のなす角度は５４. ４７゜であ
る。Next, a vertical groove having a depth of about 2 μm is formed in the silicon substrate by anisotropic dry etching. The shape of the side wall of this vertical groove does not necessarily have to be perpendicular to the substrate surface. This state is shown in FIG. Next, etching is performed with an etching solution that has selectivity for the crystal plane and hardly etches the (111) plane of the silicon single crystal, and a shape as shown in FIG. 4 is obtained. This etching solution is, for example, hydrazine, ethylenediamine, an aqueous solution of potassium hydroxide, or a mixture thereof. In this case, the angle between the substrate surface and the inner wall surface is 54.47 °.
【００１９】次にシリコン酸化膜によるマスク材１０３
を除去し、溝の中を酸化してゲート絶縁膜を形成し、溝
の内部に導電性のポリシリコンが埋まるようにする。こ
の状態が図５である。次ぎに基板表面に残ったポリシリ
コンを除去し、表面に露出した部分のポリシリコンを酸
化して層間絶縁膜５を形成し、絶縁ゲート電極１０を完
成する。この状態が図６である。Next, a mask material 103 made of a silicon oxide film
Is removed and the inside of the groove is oxidized to form a gate insulating film, so that the inside of the groove is filled with conductive polysilicon. This state is shown in FIG. Next, the polysilicon remaining on the surface of the substrate is removed, and the exposed polysilicon on the surface is oxidized to form the interlayer insulating film 5, thus completing the insulated gate electrode 10. This state is shown in FIG.
【００２０】次ぎにマスク材１０２を除去し、マスク材
１０１越しにリンをイオン注入、熱拡散にて表面にｎ+
型のソース領域を形成する。この上にＣＶＤ法などによ
り３００ｎｍのマスク材２０１を平坦部、側壁の区別な
く至るところ同じ厚さになるような条件で堆積させる。
マスク材は窒化シリコン、ＰＳＧ、ＴＥＯＳなどであ
る。この状態が図７である。Next, the mask material 102 is removed, phosphorus is ion-implanted through the mask material 101, and n + is applied to the surface by thermal diffusion.
Form the source region of the mold. A 300 nm-thick mask material 201 is deposited thereon by a CVD method or the like under the condition that the flat portion and the side wall have the same thickness wherever they are.
The mask material is silicon nitride, PSG, TEOS, or the like. This state is shown in FIG.
【００２１】次ぎに、このマスク材を異方性ドライエッ
チングを用いてエッチングし、サイドウォール２０２を
形成する。この状態が図８である。次ぎにこれを図４と
同様の異方性エッチング方法で処理し、図９の形状を作
る。この上にソース電極金属３３を形成し、最後に基板
１のソース電極３３と対向する面にドレイン電極１１を
形成して図１の構造を完成させる。Next, this mask material is etched using anisotropic dry etching to form sidewalls 202. This state is shown in FIG. Next, this is processed by the anisotropic etching method similar to FIG. 4, and the shape of FIG. 9 is produced. The source electrode metal 33 is formed on this, and finally, the drain electrode 11 is formed on the surface of the substrate 1 facing the source electrode 33 to complete the structure of FIG.
【００２２】以上のような製造方法によれば、チャネル
領域の絶縁ゲート電極面とショットキー接合面を完全に
平行に形成することができる。チャネル長は図９のエッ
チング工程を制御することにより決められる。チャネル
厚みは図７のマスク材２０１の膜厚から決定される。According to the above manufacturing method, the surface of the insulated gate electrode in the channel region and the Schottky junction surface can be formed completely parallel to each other. The channel length is determined by controlling the etching process of FIG. The channel thickness is determined from the film thickness of the mask material 201 in FIG.
【００２３】このような製造方法によれば図１では、シ
ョットキー接合のためのエッチングをチャネル長を確保
できたところで止めることで、遮断状態でショットキー
接合面にドレイン電界がかからず、漏れ電流が抑制され
る構造となっている。また、図１では絶縁ゲート電極１
０の角が鋭角になっているが、図４の異方性ウェットエ
ッチングの後にさらにいくらかの等方性エッチングを施
すことにより、絶縁ゲート電極１０に鋭角な部分ができ
て電界が集中するのを緩和することもできる。According to such a manufacturing method, in FIG. 1, the etching for the Schottky junction is stopped at the time when the channel length can be secured, so that the drain electric field is not applied to the Schottky junction surface in the cutoff state and the leakage occurs. It has a structure in which the current is suppressed. In addition, in FIG.
Although the angle of 0 is an acute angle, it is possible to form an acute angle portion in the insulated gate electrode 10 and concentrate the electric field by performing some isotropic etching after the anisotropic wet etching of FIG. It can be relaxed.
【００２４】図１０は本発明第二の実施例による構造で
ある。この形状はセルピッチを狭め、図４の工程でエッ
チングの進行を制御することで得られる。隣合う絶縁ゲ
ート電極間の間隔は、チャネル領域ほど狭い必要はなく
精度は要求されない。このような構造にすれば図１の構
造よりチャネル密度を上げることができる。FIG. 10 shows a structure according to the second embodiment of the present invention. This shape can be obtained by narrowing the cell pitch and controlling the progress of etching in the process of FIG. The distance between adjacent insulated gate electrodes does not have to be as narrow as that of the channel region, and accuracy is not required. With such a structure, the channel density can be increased as compared with the structure shown in FIG.
【００２５】図１１は本発明第三の実施例による構造で
ある。第一の実施例における絶縁ゲート電極では遮断状
態でドレイン電界がかかると表面に少数キャリアによる
反転層が形成され、過剰な電界がゲート絶縁膜にかかっ
て絶縁破壊を引き起こす恐れがある。そこで、ゲート絶
縁膜表面とソース電極の間を一部、ｐ+ 型領域６で連絡
する。FIG. 11 shows a structure according to the third embodiment of the present invention. In the insulated gate electrode of the first embodiment, when a drain electric field is applied in the cutoff state, an inversion layer due to minority carriers is formed on the surface, and an excessive electric field may be applied to the gate insulating film to cause dielectric breakdown. Therefore, a part of the surface of the gate insulating film and the source electrode are connected by the p + type region 6.
【００２６】これにより、ゲート絶縁膜表面に形成され
た反転層の少数キャリアをソース電極に逃がすことがで
き、上記の現象を抑制することができる。これはソース
領域を形成する工程においてｎ+ 領域とｐ+ 領域をマス
クパターンによってイオン注入を打ち分けて形成するこ
とによって実現できる。絶縁ゲート電極をストライプ状
とした場合のこの状況の一例を図１２に示す。図１２は
製造段階としては図９の状態にあたる状況の断面図と平
面図とである。As a result, minority carriers in the inversion layer formed on the surface of the gate insulating film can escape to the source electrode, and the above phenomenon can be suppressed. This can be realized by forming the n + region and the p + region separately by ion implantation with a mask pattern in the step of forming the source region. FIG. 12 shows an example of this situation when the insulated gate electrode has a stripe shape. FIG. 12 is a sectional view and a plan view of a state corresponding to the state of FIG. 9 as a manufacturing stage.
【００２７】図１３は本発明第四の実施例による構造で
ある。耐圧の高い素子の場合、図４の工程の後に絶縁ゲ
ート電極１０のための溝の底部にボロンをイオン注入し
て拡散し、ｐ型領域７を形成する工程を入れる。このｐ
型領域７はチップの他の場所でソース電極３３とコンタ
クトするようにする。こうすることにより絶縁ゲート電
極１０の先端はｐ型領域７に保護されて電界集中を避け
ることができる。FIG. 13 shows a structure according to the fourth embodiment of the present invention. In the case of a device having a high breakdown voltage, after the step of FIG. 4, a step of forming a p-type region 7 by ion-implanting and diffusing boron into the bottom of the groove for the insulated gate electrode 10 is performed. This p
The mold region 7 contacts the source electrode 33 at other places on the chip. By doing so, the tip of the insulated gate electrode 10 is protected by the p-type region 7 and electric field concentration can be avoided.
【００２８】図１４は本発明第五の実施例による構造で
ある。これは絶縁ゲート電極１０のドレイン側に面して
尖った部分をなくすために、図３の工程の後に縦溝の底
部にシリコン酸化膜を蒸着するなどの工程を加えること
により、溝底部のシリコンをウェットエッチングから保
護し、電界集中の原因となる尖った部分を形成しないよ
うにするものである。FIG. 14 shows a structure according to the fifth embodiment of the present invention. In order to eliminate the pointed portion facing the drain side of the insulated gate electrode 10, a silicon oxide film is deposited on the bottom of the vertical groove after the step of FIG. Is protected from wet etching so as to prevent the formation of sharp parts that cause electric field concentration.
【００２９】[0029]
【発明の効果】以上のように、本発明によれば本発明の
関わる半導体装置の、チャネルを構成する絶縁ゲート電
極面とショットキー接合面を完全平行につくり込むこと
ができ、特性にばらつきの少ない半導体装置を実現する
ことができる。また、本発明の製造方法によれば図１に
見るようにショットキー接合は隣合う絶縁ゲート電極に
よりドレイン電界から保護されて洩れ電流を抑制される
という効果もある。さらに従来の構造ではソース金属を
垂直に堀込まれた溝に形成しなければならなかったが、
本発明によればソース金属の溝は側壁の傾斜が緩いので
カバレージよくソース金属を形成できるという利点もあ
る。As described above, according to the present invention, it is possible to make the insulated gate electrode surface constituting the channel and the Schottky junction surface of the semiconductor device according to the present invention completely parallel to each other, and the characteristics are dispersed. A small number of semiconductor devices can be realized. Further, according to the manufacturing method of the present invention, as shown in FIG. 1, the Schottky junction has an effect that the adjacent insulated gate electrodes are protected from the drain electric field and the leakage current is suppressed. Furthermore, in the conventional structure, the source metal had to be formed in a vertically dug groove,
According to the present invention, since the groove of the source metal has a gentle sidewall, the source metal can be formed with good coverage.
【図１】本発明第一の実施例により実現される半導体装
置の断面図。FIG. 1 is a sectional view of a semiconductor device realized by a first embodiment of the present invention.
【図２】本発明第一の実施例の製造工程を説明する図。FIG. 2 is a diagram illustrating a manufacturing process of the first embodiment of the present invention.
【図３】本発明第一の実施例の製造工程を説明する図。FIG. 3 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図４】本発明第一の実施例の製造工程を説明する図。FIG. 4 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図５】本発明第一の実施例の製造工程を説明する図。FIG. 5 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図６】本発明第一の実施例の製造工程を説明する図。FIG. 6 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図７】本発明第一の実施例の製造工程を説明する図。FIG. 7 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図８】本発明第一の実施例の製造工程を説明する図。FIG. 8 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図９】本発明第一の実施例の製造工程を説明する図。FIG. 9 is a diagram illustrating a manufacturing process according to the first embodiment of the present invention.
【図１０】本発明第二の実施例により実現される半導体
装置の断面図。FIG. 10 is a sectional view of a semiconductor device realized by a second embodiment of the present invention.
【図１１】本発明第三の実施例により実現される半導体
装置の断面図。FIG. 11 is a sectional view of a semiconductor device realized by a third embodiment of the present invention.
【図１２】図１１と同じ半導体装置の表面構造を説明す
る図。12 is a diagram illustrating a surface structure of the same semiconductor device as FIG.
【図１３】本発明第四の実施例により実現される半導体
装置の断面図。FIG. 13 is a sectional view of a semiconductor device realized by a fourth embodiment of the present invention.
【図１４】本発明第五の実施例により実現される半導体
装置の断面図。FIG. 14 is a sectional view of a semiconductor device realized according to a fifth embodiment of the present invention.
【図１５】従来の製造方法により実現される半導体装置
の断面図。FIG. 15 is a sectional view of a semiconductor device realized by a conventional manufacturing method.
【図１６】図１５中の線分Ａ−Ａ’に沿ったバンド図で
半導体装置の遮断状態を説明するもの。16 is a band diagram along the line segment AA ′ in FIG. 15 for explaining the cut-off state of the semiconductor device.
【図１７】図１５中の線分Ａ−Ａ’に沿ったバンド図で
半導体装置の導通状態を説明するもの。FIG. 17 is a band diagram along line AA ′ in FIG. 15 for explaining the conduction state of the semiconductor device.
【図１８】図１５図中の線分Ｂ−Ｂ’に沿ったバンド
図。FIG. 18 is a band diagram taken along a line segment BB ′ in FIG.
【図１９】従来の製造方法を説明する図。FIG. 19 is a diagram illustrating a conventional manufacturing method.
【図２０】従来の製造方法を説明する図。FIG. 20 is a diagram illustrating a conventional manufacturing method.
【図２１】従来の製造方法を説明する図。FIG. 21 is a diagram illustrating a conventional manufacturing method.
【図２２】従来の製造方法を説明する図。FIG. 22 is a diagram illustrating a conventional manufacturing method.
【図２３】従来の製造方法によるチャネル構造の変形を
説明する図。FIG. 23 is a view for explaining the modification of the channel structure by the conventional manufacturing method.
１ ｎ- 型ドレイン領域 ２ ゲート電極 ３ ｎ+ 型ソース領域 ４ ゲート絶縁膜 ５ 層間絶縁膜 ６ ｐ+ 型コンタクト領域 ７ ｐ型領域 １０ 絶縁ゲート電極（２、４、５を併せたもの） １１ ドレイン電極 ３３ ソース電極 １０１ マスク材たるシリコン酸化膜 １０２ マスク材たる窒化シリコン膜 １０３ マスク材たるシリコン酸化膜 ２０１ マスク材 ２０２ サイドウォール Ｈ チャネル厚み Ｌ チャネル長1 n − type drain region 2 gate electrode 3 n + type source region 4 gate insulating film 5 interlayer insulating film 6 p + type contact region 7 p type region 10 insulated gate electrode (combined 2, 4 and 5) 11 drain Electrode 33 Source electrode 101 Silicon oxide film as a mask material 102 Silicon nitride film as a mask material 103 Silicon oxide film as a mask material 201 Mask material 202 Sidewall H channel thickness L channel length
Claims (1)
の一主面に臨んで第一導電型の高濃度不純物領域からな
るソース領域を有し、前記ドレイン領域ならびに前記ソ
ース領域に接した絶縁ゲート電極を有し、前記ドレイン
領域ならびに前記ソース領域に接し、かつ前記ドレイン
領域を挟んで前記絶縁ゲート電極界面のごく近傍に前記
ソース領域と同電位の金属からなるショットキー接合を
有する半導体装置の製造方法において、前記基板の一主
面に臨んでマスク材を形成し、ゲート電極用のパターン
を形成する工程と、前記パターンを用いて前記基板に縦
溝を形成する工程と、特定の結晶面を選択的に残すエッ
チング方法にて前記縦溝の内壁をエッチングする工程
と、前記縦溝の内壁にゲート絶縁膜を形成する工程と、
前記溝の内壁にゲート電極材料を形成する工程と、前記
エッチング方法にて前記基板を、前記ゲート絶縁膜と接
する所定の範囲を残してエッチングする工程と、ソース
金属を前記ソース領域と前記ドレイン領域に接触させて
形成する工程を少なくとも含む半導体装置の製造方法。1. An insulated gate having a source region, which is a high-concentration impurity region of the first conductivity type, facing one main surface of the first conductivity type semiconductor substrate, which is a drain region, and in contact with the drain region and the source region. Manufacture of a semiconductor device having an electrode and having a Schottky junction made of a metal having the same potential as the source region, in contact with the drain region and the source region, and in the immediate vicinity of the interface of the insulated gate electrode with the drain region interposed therebetween. In the method, a step of forming a mask material facing one main surface of the substrate to form a pattern for a gate electrode, a step of forming a vertical groove in the substrate using the pattern, and a specific crystal plane A step of etching the inner wall of the vertical groove by an etching method that selectively leaves, a step of forming a gate insulating film on the inner wall of the vertical groove,
Forming a gate electrode material on the inner wall of the groove; etching the substrate by the etching method while leaving a predetermined range in contact with the gate insulating film; and forming a source metal in the source region and the drain region. A method for manufacturing a semiconductor device, comprising at least a step of forming the semiconductor device by contacting the same.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23393091A JP2871216B2 (en) | 1991-08-21 | 1991-08-21 | Method for manufacturing semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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| JP23393091A JP2871216B2 (en) | 1991-08-21 | 1991-08-21 | Method for manufacturing semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH0548112A true JPH0548112A (en) | 1993-02-26 |
| JP2871216B2 JP2871216B2 (en) | 1999-03-17 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23393091A Expired - Lifetime JP2871216B2 (en) | 1991-08-21 | 1991-08-21 | Method for manufacturing semiconductor device |
Country Status (1)
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|---|---|
| JP (1) | JP2871216B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311301A (en) * | 2007-06-12 | 2008-12-25 | Sanyo Electric Co Ltd | Insulated gate bipolar transistor |
| WO2018030440A1 (en) * | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | Semiconductor device and method for producing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522620B2 (en) | 2018-02-02 | 2019-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device having a varying length conductive portion between semiconductor regions |
-
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- 1991-08-21 JP JP23393091A patent/JP2871216B2/en not_active Expired - Lifetime
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| WO2018030440A1 (en) * | 2016-08-12 | 2018-02-15 | 富士電機株式会社 | Semiconductor device and method for producing semiconductor device |
| JPWO2018030440A1 (en) * | 2016-08-12 | 2018-12-06 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| US10847640B2 (en) | 2016-08-12 | 2020-11-24 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US11552185B2 (en) | 2016-08-12 | 2023-01-10 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US11923444B2 (en) | 2016-08-12 | 2024-03-05 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871216B2 (en) | 1999-03-17 |
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