JPH0548021A - Semiconductor protective circuit - Google Patents
Semiconductor protective circuitInfo
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- JPH0548021A JPH0548021A JP3200196A JP20019691A JPH0548021A JP H0548021 A JPH0548021 A JP H0548021A JP 3200196 A JP3200196 A JP 3200196A JP 20019691 A JP20019691 A JP 20019691A JP H0548021 A JPH0548021 A JP H0548021A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体保護回路、より詳
細には入力端子と基板内部回路との間に介装される半導
体保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor protection circuit, and more particularly to a semiconductor protection circuit interposed between an input terminal and a board internal circuit.
【０００２】[0002]
【従来の技術】ダイオードの電圧電流特性は、あるしき
い値の電圧を越えると急に電流が流れだし、逆方向には
電流が流れないという特性がある。通常、内部回路にお
けるトランジスタのゲート部の酸化膜厚は、非常に薄い
ため数十Ｖの低い電圧で容易に絶縁破壊に至ることがあ
る。このような場合にそのままではハンドリング時に大
半の製品が破壊されてしまうため、すべての入力端子に
は何らかの形式でゲート保護回路が付加されている。2. Description of the Related Art The voltage-current characteristic of a diode has a characteristic that a current suddenly starts flowing when a voltage of a certain threshold is exceeded and a current does not flow in the opposite direction. Usually, the oxide film thickness of the gate portion of the transistor in the internal circuit is very thin, and thus a dielectric breakdown may easily occur at a low voltage of several tens of volts. In such a case, most of the products will be destroyed during the handling if they are left as they are. Therefore, a gate protection circuit is added to all the input terminals in some form.
【０００３】図２は従来の入力ゲート保護回路と内部回
路側の一例を示す回路図である（トランジスタ技術SPEC
IAL No.4 特集CーMOS 標準ロジックIC活用マニュアル
)。図中５６は入力ゲート保護回路を示しており、入力
端子４１は抵抗４９を介して入力保護端子４２が内蔵さ
れている内部回路５７に接続されている。抵抗４９と入
力保護端子４２との間で接続線が分岐しており、一方は
クランプ素子としてのＰ+ ダイオード４５を介して電源
電圧５５に接続されており、他方はクランプ素子として
のＮ+ ダイオード４６を介してアース端子４７に接続さ
れている。FIG. 2 is a circuit diagram showing an example of a conventional input gate protection circuit and an internal circuit side (transistor technology SPEC).
IAL No.4 Special Feature C-MOS Standard Logic IC Application Manual
). Reference numeral 56 in the drawing denotes an input gate protection circuit, and the input terminal 41 is connected via a resistor 49 to an internal circuit 57 having the input protection terminal 42 built therein. A connection line branches between the resistor 49 and the input protection terminal 42, one of which is connected to the power supply voltage 55 via the P + diode 45 as a clamp element, and the other of which is an N + diode as a clamp element. It is connected to a ground terminal 47 via 46.
【０００４】内部回路５７は入力保護端子４２から分岐
し、一方はＰチャネルトランジスタ５３のベースに接続
され、Ｐチャネルトランジスタ５３のエミッタは電源電
圧５５に接続され、出力端子４８側に接続されている。
他方はＮチャネルトランジスタ５４のベースに接続され
ており、Ｎチャネルトランジスタ５４のエミッタはアー
ス端子４７に接続され、コレクタは出力端子４８側に接
続されている。The internal circuit 57 branches from the input protection terminal 42, one of which is connected to the base of the P-channel transistor 53, the emitter of the P-channel transistor 53 is connected to the power supply voltage 55, and is connected to the output terminal 48 side. ..
The other is connected to the base of the N-channel transistor 54, the emitter of the N-channel transistor 54 is connected to the ground terminal 47, and the collector is connected to the output terminal 48 side.
【０００５】このように構成された半導体保護回路５６
に＋あるいは−の高電圧が印加された場合、Ｐ+ ダイオ
ード４５、Ｎ+ ダイオード４６が配設されているので、
高電圧はそれぞれのダイオード４５、４６側に電流が流
れることによりクランプされ、内部回路５７におけるト
ランジスタ５３、５４のゲート酸化膜を保護することが
できる。The semiconductor protection circuit 56 thus configured
When a high voltage of + or-is applied to, since the P + diode 45 and the N + diode 46 are provided,
The high voltage is clamped by the current flowing to the side of the diodes 45 and 46, and the gate oxide films of the transistors 53 and 54 in the internal circuit 57 can be protected.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記し
た従来の入力ゲート保護回路５６において、例えば入力
電圧が電源電圧ＶDD＋（入力保護のダイオード４５のＶ
F ）より高くなると入力電流は急に増加してしまう。今
入力端子４１にＶDD＋２Ｖの電圧が印加されたとする
と、入力端子４１〜電源電圧５５間にはダイオード４５
のＶF 分（＝０．５Ｖと仮定）を差し引いた１．５Ｖの
電位差が生じ、入力端子４１より電源電圧５５に向かっ
て過電流が流れることになる。この電流が規定の入力電
流（±２０ｍＡ）以上になるとトリガ電流となり、ラッ
チアップが誘発されるという課題があった。However, in the above-described conventional input gate protection circuit 56, for example, the input voltage is the power supply voltage V DD + (V of the input protection diode 45).
If it is higher than F ), the input current will suddenly increase. If a voltage of V DD + 2V is applied to the input terminal 41, a diode 45 is connected between the input terminal 41 and the power supply voltage 55.
Then, a potential difference of 1.5 V is generated by subtracting V F (assumed to be 0.5 V), and an overcurrent flows from the input terminal 41 toward the power supply voltage 55. When this current exceeds the specified input current (± 20 mA), it becomes a trigger current, which causes a problem that latch-up is induced.
【０００７】本発明はこのような課題に鑑み発明された
ものであって、入力端子に高電圧が印加された場合にも
過電流の発生を防止して、ラッチアップを防止すること
ができ、さらに内部回路のトランジスタのゲート破壊を
保護することができるような半導体保護回路を提供する
ことを目的としている。The present invention has been invented in view of the above problems. It is possible to prevent overcurrent from occurring even when a high voltage is applied to the input terminal and prevent latch-up. Another object of the present invention is to provide a semiconductor protection circuit capable of protecting the gate breakdown of the transistor of the internal circuit.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体保護回路は、入力端子と基板内部
回路側の内部回路のトランジスタの内部入力端子との間
に抵抗を介して、ディプレッション形のＰチャネル及び
Ｎチャネルトランジスタが直列に接続され、これらトラ
ンジスタと前記基板内部回路側の内部入力端子との間に
分岐点を有し、その分岐点から一方はＰ+ ダイオード及
び抵抗を介して基板側の電源電圧に接続され、その分岐
点から他方はＮ+ ダイオード及び抵抗を介して前記基板
側のアース端子に接続され、前記Ｐチャネルトランジス
タのゲート電極がＰ+ ダイオードと前記抵抗との間に接
続され、前記Ｎチャネルトランジスタのゲート電極が前
記Ｎ+ ダイオードと前記抵抗との間に接続されているこ
とを特徴としている。[Means for Solving the Problems] To achieve the above object
The semiconductor protection circuit according to the present invention is
Between the internal input terminal of the transistor of the internal circuit on the circuit side
Via a resistor to the depletion type P-channel and
N-channel transistors are connected in series,
Between the transistor and the internal input terminal on the internal circuit side of the board.
Has a branch point, one of which is P + Diode and
Connected to the power supply voltage on the board side via a resistor
The other from the point is N + The substrate through a diode and a resistor
Connected to the ground terminal on the side of the
Gate electrode is P + Connect between the diode and the resistor.
And the gate electrode of the N-channel transistor is
Note N + Be connected between the diode and the resistor.
And are characterized.
【０００９】[0009]
【作用】上記した構成によれば、入力端子と基板内部回
路側の内部回路のトランジスタの内部入力端子との間に
抵抗を介して、ディプレッション形のＰチャネル及びＮ
チャネルトランジスタが直列に接続され、これらトラン
ジスタと前記基板内部回路側の内部入力端子との間に分
岐点を有し、その分岐点から一方はＰ+ ダイオード及び
抵抗を介して基板側の電源電圧に接続され、その分岐点
から他方はＮ+ ダイオード及び抵抗を介して前記基板側
のアース端子に接続され、前記Ｐチャネルトランジスタ
のゲート電極がＰ+ ダイオードと前記抵抗との間に接続
され、前記Ｎチャネルトランジスタのゲート電極が前記
Ｎ+ ダイオードと前記抵抗との間に接続されているの
で、高電圧が前記入力端子に印加された際、Ｐ+ ダイオ
ードあるいはＮ+ ダイオードにより前記入力端子におけ
る電位はクランプされ、内部回路は保護される。According to the above structure, the depletion type P channel and the N channel are connected via the resistor between the input terminal and the internal input terminal of the transistor of the internal circuit on the substrate internal circuit side.
Channel transistors are connected in series, and there is a branch point between these transistors and the internal input terminal on the substrate internal circuit side, and one of the branch points is connected to the power supply voltage on the substrate side via the P + diode and the resistor. The other end is connected to the ground terminal on the substrate side through an N + diode and a resistor, and the gate electrode of the P-channel transistor is connected between the P + diode and the resistor. Since the gate electrode of the channel transistor is connected between the N + diode and the resistor, the potential at the input terminal is clamped by the P + diode or the N + diode when a high voltage is applied to the input terminal. The internal circuit is protected.
【００１０】また、前記Ｐ+ ダイオードあるいは前記Ｎ
+ダイオードに所定電流以上の電流が流れると前記Ｐチ
ャネルトランジスタあるいは前記Ｎチャネルトランジス
タのゲートに所定の電圧が印加され、これらトランジス
タはオフする。Further, the P + diode or the N
When a current larger than a predetermined current flows through the + diode, a predetermined voltage is applied to the gate of the P-channel transistor or the N-channel transistor, and these transistors are turned off.
【００１１】従って前記入力端子と前記基板内部回路側
とは切り離され、ラッチアップの誘発が防止される。Therefore, the input terminal and the internal circuit side of the substrate are separated from each other, and the induction of latch-up is prevented.
【００１２】[0012]
【実施例】以下、本発明に係る半導体保護回路の実施例
を図面に基づいて説明する。図１は本実施例に係る半導
体保護回路を示した回路図であり、図中２６は半導体保
護回路を示している。入力端子１１はポリシリコン抵抗
１９を介してディプレッション形Ｎチャネルトランジス
タ１４及びディプレッション形Ｐチャネルトランジスタ
１３にこの順で直列に接続され、さらに内部回路２７内
の入力保護端子１２に接続されている。ディプレッショ
ン形Ｐチャネルトランジスタ１３と入力保護端子１２と
の間には、分岐点Ｎ1 が形成され、分岐点Ｎ1 より分岐
した一方の接続線２９はＰ+ ダイオード１５及びポリシ
リコン抵抗２０を介して電源電圧２５に接続され、他方
の接続線３０はＮ+ ダイオード１６及び抵抗２１を介し
てアース端子１７に接続されている。さらにはＰ+ ダイ
オード１５とポリシリコン抵抗２０との間の分岐点Ｎ2
はディプレッション形Ｐチャネルトランジスタ１３のゲ
ート電極に接続され、同様にＮ+ ダイオード１６と抵抗
２１の間の分岐点Ｎ3 はディプレッション形Ｎチャネル
トランジスタ１４のゲート電極に接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor protection circuit according to the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a semiconductor protection circuit according to the present embodiment, and 26 in the figure shows a semiconductor protection circuit. The input terminal 11 is connected in series via a polysilicon resistor 19 to a depletion type N-channel transistor 14 and a depletion type P-channel transistor 13 in this order, and is further connected to an input protection terminal 12 in an internal circuit 27. A branch point N 1 is formed between the depletion type P-channel transistor 13 and the input protection terminal 12, and one connection line 29 branched from the branch point N 1 is connected via the P + diode 15 and the polysilicon resistor 20. It is connected to the power supply voltage 25, and the other connection line 30 is connected to the ground terminal 17 via the N + diode 16 and the resistor 21. Further, a branch point N 2 between the P + diode 15 and the polysilicon resistor 20
Is connected to the gate electrode of the depletion type N-channel transistor 13, and similarly, the branch point N 3 between the N + diode 16 and the resistor 21 is connected to the gate electrode of the depletion type N-channel transistor 14.
【００１３】また内部回路２７は入力保護端子１２から
分岐し、一方はＰチャネルトランジスタ２３のゲート電
極に接続され、Ｐチャネルトランジスタ２３のドレイン
電極は電源電圧２５に接続され、ソース電極は出力端子
１８側に接続されている。他方はＮチャネルトランジス
タ２４のゲート電極に接続されており、Ｎチャネルトラ
ンジスタ２４のドレイン電極はアース端子１７に接続さ
れ、ソース電極は出力端子１８側に接続されている。The internal circuit 27 branches from the input protection terminal 12, one of which is connected to the gate electrode of the P-channel transistor 23, the drain electrode of the P-channel transistor 23 is connected to the power supply voltage 25, and the source electrode is connected to the output terminal 18. Is connected to the side. The other is connected to the gate electrode of the N-channel transistor 24, the drain electrode of the N-channel transistor 24 is connected to the ground terminal 17, and the source electrode is connected to the output terminal 18 side.
【００１４】上記の如く構成されている半導体保護回路
２６において、例えばポリシリコン抵抗１９を３００
Ω、ポリシリコン抵抗２０、２１を３０Ω、電源電圧２
５を５Ｖ、アース端子１７を０Ｖ、ディプレッション形
Ｐチャネルトランジスタ１３のしきい値を５．５Ｖ、デ
ィプレッション形Ｎチャネルトランジスタ１４のしきい
値を−０．５Ｖ、Ｐ+ ダイオード１５およびＮ+ ダイオ
ード１６にクランプ電流が流れ始める電圧を０．６Ｖ、
規定の入力電流を±２０ｍＡと設定する。入力端子１１
に入力電圧が−０．６Ｖ〜５．６Ｖの範囲で印加される
場合は、ディプレッション形Ｐチャネルトランジスタ１
３及びディプレッション形Ｎチャネルトランジスタ１４
は導通状態となり、一方、Ｐ+ ダイオード１５及びＮ+
ダイオード１６は非導通状態となる。従って内部回路２
７は正常に動作する。In the semiconductor protection circuit 26 configured as described above, for example, the polysilicon resistor 19 is set to 300.
Ω, polysilicon resistance 20, 21 to 30Ω, power supply voltage 2
5, 5V, ground terminal 17 0V, depletion type P-channel transistor 13 threshold value 5.5V, depletion type N-channel transistor 14 threshold value -0.5V, P + diode 15 and N + diode 16 The voltage at which the clamp current starts to flow is 0.6V,
Set the specified input current to ± 20 mA. Input terminal 11
When the input voltage is applied to the input terminal in the range of -0.6V to 5.6V, the depletion type P-channel transistor 1
3 and depletion type N-channel transistor 14
Becomes conductive, while P + diode 15 and N +
The diode 16 becomes non-conductive. Therefore, the internal circuit 2
7 works normally.
【００１５】このように入力電圧がしきい値電圧の範囲
内に設定されている場合には、Ｐ+ダイオード１５およ
びＮ+ ダイオード１６は導通せず、ディプレッション形
Ｐチャネルトランジスタ１３及びディプレッション形Ｎ
チャネルトランジスタ１４は導通し、内部回路２７は正
常に動作する。When the input voltage is thus set within the threshold voltage range, the P + diode 15 and the N + diode 16 do not conduct, and the depletion type P-channel transistor 13 and the depletion type N are provided.
The channel transistor 14 becomes conductive, and the internal circuit 27 operates normally.
【００１６】一方、入力電圧がしきい値電圧の範囲外で
印加された場合、例えば５．６Ｖ以上の電圧が入力端子
１１に印加された場合、ディプレッション形Ｎチャネル
トランジスタ１４、ディプレッション形Ｐチャネルトラ
ンジスタ１３及びＰ+ ダイオード１５が導通状態にな
り、分岐点２２における電位はクランプされて内部回路
２７の保護が行なわれる。またこのときポリシリコン抵
抗２０に流れる電流が１７ｍＡを越えると、ポリシリコ
ン抵抗２０とＰ+ ダイオード１５との間の電位が５．５
Ｖ以上になり、ディプレッション形Ｐチャネルトランジ
スタ１３がオフし、入力端子１１と内部回路２７とが切
り離される。この結果内部回路２７内に２０ｍＡ程度以
上の電流が流れることが防止され、ラッチアップの誘発
が防止される。On the other hand, when the input voltage is applied outside the threshold voltage range, for example, when a voltage of 5.6 V or more is applied to the input terminal 11, the depletion type N-channel transistor 14 and the depletion type P-channel transistor are provided. 13 and P + diode 15 are rendered conductive, the potential at branch point 22 is clamped, and internal circuit 27 is protected. At this time, if the current flowing through the polysilicon resistor 20 exceeds 17 mA, the potential between the polysilicon resistor 20 and the P + diode 15 becomes 5.5.
When the voltage exceeds V, the depletion type P-channel transistor 13 is turned off, and the input terminal 11 and the internal circuit 27 are disconnected. As a result, a current of about 20 mA or more is prevented from flowing in the internal circuit 27, and the induction of latch-up is prevented.
【００１７】逆に−０．６Ｖ以下の入力電圧が入力端子
１１に印加された場合、ディプレッション形Ｎチャネル
トランジスタ１４、ディプレッション形Ｐチャネルトラ
ンジスタ１３及びＮ+ ダイオード１６が導通状態にな
り、分岐点２２における電位はクランプされて内部回路
２７の保護が行なわれる。またこのとき抵抗２１に流れ
る電流が１７ｍＡとなると、抵抗２１とＮ+ ダイオード
１６との間の電位が−０．５Ｖ以下になりディプレッシ
ョン形Ｎチャネルトランジスタ１４がオフし、入力端子
１１と内部回路２７とが切り離される。この結果内部回
路２７内に２０ｍＡ程度以上の電流が流れることが防止
され、ラッチアップの誘発が防止されることになる。On the contrary, when an input voltage of -0.6 V or less is applied to the input terminal 11, the depletion type N-channel transistor 14, the depletion type P-channel transistor 13 and the N + diode 16 become conductive, and the branch point 22. The potential at is clamped to protect internal circuit 27. At this time, when the current flowing through the resistor 21 becomes 17 mA, the potential between the resistor 21 and the N + diode 16 becomes −0.5 V or less, the depletion type N-channel transistor 14 turns off, and the input terminal 11 and the internal circuit 27. And are separated. As a result, a current of about 20 mA or more is prevented from flowing in the internal circuit 27, and the induction of latch-up is prevented.
【００１８】以上説明した実施例に係る半導体保護回路
にあっては、高電圧が入力端子１１に印加された場合に
おいても内部回路２７内のトランジスタ２３、２４のゲ
ートを保護することができると共に、過電流によるラッ
チアップの誘発も防止することができる。従って、内部
回路２７内のトランジスタ２３、２４のゲート酸化膜の
耐圧が電源電圧に近い場合にも、内部回路２７を十分に
保護することができ、またディプレッション形Ｐチャネ
ルトランジスタ１３、ディプレッション形Ｎチャネルト
ランジスタ１４のオフにより寿命の長い半導体保護回路
を提供することが可能となる。In the semiconductor protection circuit according to the embodiment described above, the gates of the transistors 23 and 24 in the internal circuit 27 can be protected even when a high voltage is applied to the input terminal 11. It is also possible to prevent the induction of latch-up due to overcurrent. Therefore, even when the breakdown voltage of the gate oxide film of the transistors 23 and 24 in the internal circuit 27 is close to the power supply voltage, the internal circuit 27 can be sufficiently protected, and the depletion type P-channel transistor 13 and the depletion type N-channel can be protected. Turning off the transistor 14 makes it possible to provide a semiconductor protection circuit having a long life.
【００１９】[0019]
【発明の効果】以上詳述したように本発明に係る半導体
保護回路にあっては、入力端子と基板内部回路側の内部
回路のトランジスタの内部入力端子との間に抵抗を介し
て、ディプレッション形のＰチャネル及びＮチャネルト
ランジスタが直列に接続され、これらトランジスタと前
記基板内部回路側の内部入力端子との間に分岐点を有
し、その分岐点から一方はＰ+ ダイオード及び抵抗を介
して基板側の電源電圧に接続され、その分岐点から他方
はＮ+ ダイオード及び抵抗を介して前記基板側のアース
端子に接続され、前記Ｐチャネルトランジスタのゲート
電極がＰ+ ダイオードと前記抵抗との間に接続され、前
記Ｎチャネルトランジスタのゲート電極が前記Ｎ+ ダイ
オードと前記抵抗との間に接続されているので、高電圧
が印加された際、前記Ｐ+ ダイオードあるいは前記Ｎ+
ダイオードが導通され、前記内部回路を保護する一方、
前記ディプレッション形のＰチャネルトランジスタある
いは前記ディプレッション形Ｎチャネルトランジスタが
オフすることにより、ラッチアップの誘発を防止するこ
とができる。従って、ゲート酸化膜の耐圧が電源電圧に
近い場合においても、高電圧から前記内部回路を十分に
保護することができ、しかも過電流により起こるラッチ
アップの誘発を防止して寿命の長い半導体保護回路を提
供することができる。As described above in detail, in the semiconductor protection circuit according to the present invention, the depletion type is provided through the resistor between the input terminal and the internal input terminal of the transistor of the internal circuit on the substrate internal circuit side. P-channel and N-channel transistors are connected in series, and there is a branch point between these transistors and the internal input terminal on the substrate internal circuit side, and one of the branch points is connected to the substrate via a P + diode and a resistor. Is connected to the power supply voltage on the side, the other end is connected to the ground terminal on the side of the substrate through the N + diode and the resistor, and the gate electrode of the P-channel transistor is between the P + diode and the resistor. connected, the gate electrode of the N-channel transistor is connected between the resistor and the N + diode, when a high voltage is applied, the + Diode or the N +
While the diode is conducting to protect the internal circuit,
When the depletion type P-channel transistor or the depletion type N-channel transistor is turned off, the induction of latch-up can be prevented. Therefore, even when the breakdown voltage of the gate oxide film is close to the power supply voltage, the internal circuit can be sufficiently protected from a high voltage, and further, the induction of latch-up caused by an overcurrent can be prevented and a long-life semiconductor protection circuit can be provided. Can be provided.
【図１】本発明に係る半導体保護回路の実施例を示した
概略ブロック図である。FIG. 1 is a schematic block diagram showing an embodiment of a semiconductor protection circuit according to the present invention.
【図２】従来の半導体保護回路を示した概略ブロック図
である。FIG. 2 is a schematic block diagram showing a conventional semiconductor protection circuit.
１１ 入力端子 １２ 入力保護端子 １３ ディプレッション形Ｐチャネルトランジスタ １４ ディプレッション形Ｎチャネルトランジスタ １５ Ｐ+ ダイオード １６ Ｎ+ ダイオード １７ ア−ス端子 ２０ ポリシリコン抵抗 ２１ ポリシリコン抵抗 ２５ 電源電圧 ２６ 半導体保護回路 ２７ 内部回路11 Input Terminal 12 Input Protection Terminal 13 Depletion Type P-Channel Transistor 14 Depletion Type N-Channel Transistor 15 P + Diode 16 N + Diode 17 Earth Terminal 20 Polysilicon Resistor 21 Polysilicon Resistor 25 Power Supply Voltage 26 Semiconductor Protection Circuit 27 Internal Circuit
Claims (1)
トランジスタの内部入力端子との間に抵抗を介して、デ
ィプレッション形のＰチャネル及びＮチャネルトランジ
スタが直列に接続され、これらトランジスタと前記基板
内部回路側の内部入力端子との間に分岐点を有し、その
分岐点から一方はＰ+ ダイオード及び抵抗を介して基板
側の電源電圧に接続され、その分岐点から他方はＮ+ ダ
イオード及び抵抗を介して前記基板側のアース端子に接
続され、前記Ｐチャネルトランジスタのゲート電極がＰ
+ ダイオードと前記抵抗との間に接続され、前記Ｎチャ
ネルトランジスタのゲート電極が前記Ｎ+ ダイオードと
前記抵抗との間に接続されていることを特徴とする半導
体保護回路。1. A depletion-type P-channel and N-channel transistor is connected in series via a resistor between an input terminal and an internal input terminal of a transistor of an internal circuit on the substrate internal circuit side, and these transistors and the substrate are connected. A branch point is formed between the internal input terminal on the internal circuit side and one of the branch points is connected to the power supply voltage on the substrate side through the P + diode and the resistor, and the other branch point is connected to the N + diode and It is connected to the ground terminal on the substrate side through a resistor, and the gate electrode of the P-channel transistor is P
+ Diode connected between said resistor, semiconductor protection circuit gate electrode of said N-channel transistor is characterized in that it is connected between the resistor and the N + diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200196A JPH0548021A (en) | 1991-08-09 | 1991-08-09 | Semiconductor protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200196A JPH0548021A (en) | 1991-08-09 | 1991-08-09 | Semiconductor protective circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548021A true JPH0548021A (en) | 1993-02-26 |
Family
ID=16420403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200196A Pending JPH0548021A (en) | 1991-08-09 | 1991-08-09 | Semiconductor protective circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0548021A (en) |
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