JPH0548008B2 - - Google Patents
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Description
【発明の詳細な説明】
(1) 本発明の関連する分野
本発明はデジタル処理回路に関し、さらに詳し
くは、デジタル処理を行う為の低電力回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION (1) Field of the Invention The present invention relates to a digital processing circuit, and more particularly to a low power circuit for performing digital processing.
(2) 従来技術の説明
単一の大規模集積回路(LSI)半導体チツプ又
は、小数のチツプ内に全ての主要電子機能を有す
る形式の電子計算器システムは、以下に示すテキ
サス・インスツルメンツ・インコーポレーデツド
社に譲渡された従来技術又は特許に記述されてい
る。(2) Description of the Prior Art Electronic computer systems of the type that have all major electronic functions in a single large scale integrated circuit (LSI) semiconductor chip or in a small number of chips are developed by Texas Instruments Inc. Described in the prior art or patents assigned to Detsudo.
1967年9月29日に最初に出願した出願に基づく
キルビーその他による米国特許第3819921号「小
型電子計算器」。 U.S. Pat. No. 3,819,921 to Kilby et al., Compact Electronic Calculator, originally filed September 29, 1967.
ブーン及びコクランによる米国特許第4074351
号「可変機能プログラム計算器」。 U.S. Patent No. 4074351 to Boone and Cochran
No. ``Variable Function Program Calculator''.
ブライヤントによる米国特許第3819957号「電
子計算器チツプ内のデジタルマスク論理」。 U.S. Pat. No. 3,819,957 to Bryant, "Digital Mask Logic in Electronic Calculator Chips."
バンダイレンドント、フイツシヤー及びハート
セルによる米国特許第3987416号「デイスプレイ
及びキーボード走査を行う電子計算器」。 US Pat. No. 3,987,416 to Bandai Rendont, Fisher and Hartsell, ``Electronic Calculator with Display and Keyboard Scanning.''
このような従来発明が電子計算器の価格の低減
小型化及び機能の増加を可能にした。このような
計算器は何百万台も生産された。製造価格を低減
し、使用者が使用できる機能も増加する為の研究
開発は現在も続いている。特に、極めて応用性が
高く多数の異種の形式の計算器及び同様のデジタ
ル処理装置に使用可能な基本的なチツプ構造を提
供するこが切望されている。このようなチツプを
作ることによつて1つの製造装置を用いて、大量
に同じ装置を生産し、マスクを1つ変えるだけで
異る装置を生産できる為大量生産による価格面で
の利点をそのまま維持しながら極めて多数の変化
をつけることが可能となる。 Such conventional inventions have made it possible to reduce the price, downsize, and increase the functionality of electronic calculators. Millions of such calculators were produced. Research and development continues to reduce manufacturing costs and increase the functionality available to users. In particular, it is desirable to provide a basic chip structure that is extremely flexible and usable in many different types of calculators and similar digital processing devices. By making such a chip, one manufacturing device can be used to produce the same device in large quantities, and different devices can be produced just by changing one mask, so the cost advantage of mass production can be maintained. It is possible to make a large number of changes while maintaining the same.
上記で参照したような従来のMOS/LSI計算
器チツプは一般に与えられたレジスタ内の全ての
桁で単一の命令語が操作されるように組織された
レジスタであつた。さらに融通性を高くする為に
は、一度に一桁(デジツト)づつ操作するように
桁で組織された装置を作る方法がある。例えば、
特定の1ビツトのフラツグをテスト又はセツトす
ることが望まれる場合を想定する。デイジツト組
織の装置では、必要な桁又はビツトにのみアクセ
スするのに対し、レジスタ型装置では13桁全部の
レジスタがこれを使用する為にアドレスされマス
クされなくてはならない。このような処理チツプ
の例は、「デイスプレイ及びキーボード走査出力
の多重コードの組合せを持つ電子計算器又はデジ
タル処理チツプ」と表題のつくコーデルその他に
よる米国特許第3991305号に開示されている。こ
の特許は一般に4ビツトマイクロコンピユータに
関するTMS1000の構造として当業者に知られる
ものを開示している。これと同じ型の機構(アー
キテクチユア)を用いたもう1つの方法は「デコ
アルレジスタデジタル処理システム」と表題のつ
いたユツペン、ロジヤー、ソリメノ及びブラウン
による米国特許出願第216113号に開示されてい
る。ここに開示する機構は、低電力回路といつし
よに使用されるTMS1000の構造及び上記出願に
開示された構造と同様のものである。 Conventional MOS/LSI calculator chips, such as those referenced above, generally had registers organized such that a single instruction word operated on all digits within a given register. For even more flexibility, it is possible to create a device organized in digits that operates one digit at a time. for example,
Suppose it is desired to test or set a specific 1-bit flag. In a digit-organized device, only the required digits or bits are accessed, whereas in a register-based device, a register of all 13 digits must be addressed and masked for use. An example of such a processing chip is disclosed in U.S. Pat. No. 3,991,305 to Cordell et al., entitled "Electronic Calculator or Digital Processing Chip with Multiple Code Combination of Display and Keyboard Scanning Outputs." This patent generally discloses what is known to those skilled in the art as the TMS1000 structure for 4-bit microcomputers. Another method using this same type of architecture is disclosed in U.S. Pat. . The mechanism disclosed herein is similar to the structure of the TMS1000 used with low power circuits and the structure disclosed in the above-referenced application.
第1a図は、正極チヤンネルMOS電界効果型
トランジスタ装置を用いて低電力による操作を試
みる従来技術例を示している。この形式の回路は
プレチヤージ及び条件的デイスチヤージ回路とし
て参照される。ノード800はφ3の間充電状態
となる。回路はP−MOS内に存在するのでタイ
ミング信号が負極部分にある間装置は作動してい
ることに注意して欲しい。φ1の期間は、入力線
によつて条件的に放電されるまで、このノード
は、充電されたままである。入力線が高電位のま
まであれば、ノードは充電されたままであつて第
1b図で示す通り出力は−Vのままになる。しか
しながら、入力が低電位であれば装置801が作
動するようになりノード800は図の通りφ1の
開放電される。この標準的な充電放電論理の欠点
は、プレチヤージ期間が他の回路に対し例えば
RAMセルのアドレス指定などに障害を起こすと
いう点である。充電放電論理が、RAMセルのア
ドレス部分に直接接続されている場合、プレチヤ
ージ期間中全てのアドレスがオンになつてしま
う。故に、充電放電論理がRAMのアドレス指定
に使用される場合、RAMセルのアドレス線から
プレチヤージの間隔をバツフアする為に追加の回
路が必要になる。 FIG. 1a shows a prior art example that attempts low power operation using a positive channel MOS field effect transistor device. This type of circuit is referred to as a precharge and conditional discharge circuit. Node 800 is in a charged state during φ3. Note that since the circuit is in P-MOS, the device is active while the timing signal is in the negative portion. During φ1, this node remains charged until it is conditionally discharged by the input line. If the input line remains at a high potential, the node will remain charged and the output will remain at -V as shown in Figure 1b. However, if the input is at a low potential, the device 801 will be activated and the node 800 will be open-circuited to φ1 as shown in the figure. The drawback of this standard charge-discharge logic is that the pre-charge period is longer than other circuits, e.g.
This is because it causes problems in RAM cell addressing, etc. If the charge/discharge logic is connected directly to the address portion of the RAM cell, all addresses will be on during the precharge period. Therefore, if charge/discharge logic is used to address the RAM, additional circuitry is required to buffer the precharge interval from the address lines of the RAM cells.
第2図は出力線に接続するノードに電荷を供給
する為の空乏領域802を持つ装置を含むスタテ
イツクインバータを示している。スタテイツクイ
ンバータはプレチヤージの問題を解決させたが、
より大量の直流電流を消費する。スタテイツクイ
ンバータはまたプレチヤージデイスチヤージ回路
内のいずれの装置に対してもかなり大きい負荷装
置のサイズを必要とする。小さなシリコンチツプ
に回路を製造する時、このことは非常に欠点とな
る。 FIG. 2 shows a static inverter including a device with a depletion region 802 for supplying charge to a node connected to an output line. States inverters solved the precharge problem, but
Consumes more direct current. A static inverter also requires a significantly larger load device size for any device in the precharge discharge circuit. This is a major drawback when manufacturing circuits on small silicon chips.
低電力回路オペレーシヨンの実現を試みる第3
の技術が第3図に示されている。これは、相補型
MOSコンバータである。クロツク同期CMOSコ
ンバータはプレチヤージを持たず一定な直流電流
を必要としない。しかしながら、CMOS製造工
程は、通常のPMOS又はNMOSの製造工程より
コストが高く且つ複雑である。 The third attempt to realize low-power circuit operation
This technique is shown in Figure 3. This is a complementary type
It is a MOS converter. Clock-synchronous CMOS converters have no precharge and do not require constant DC current. However, CMOS manufacturing processes are more costly and complex than regular PMOS or NMOS manufacturing processes.
たくさんの半導体デイスプレイ応用技術に対
し、低電力化を実現させる開発には、CMOS、
充電放電回路及びスタテイツク装置の使用する技
術が含まれる。このような回路の1つが液晶デイ
スプレイに必要とされる回路である。液晶デイス
プレイは低電力であることが要求されるので低電
力の処理回路にうまくインターフエースする。液
晶デイスプレイに必要な事項に関する参照として
は、英国NC9RDロンドン、ペンロード14のオバ
ム社が発行している1976年にマーテイン・トビア
スによつて補足された「液晶デイスプレイの国際
ハンドブツク1975−76」第2版を参照してほし
い。また他の参照としては、カリフオルニア、ト
レランスのウエスト・ロミタ・ブルーバード2990
のエプソンアメリカ社の発行した「液晶デイスプ
レイに関する一般情報」がある。第3の参照とし
ては、「真空科学技術会報」10巻5号1973年9
月/10月号に掲載されるL.A.グツドマンの論文
「液晶デイスプレイ」が存在する。 For many semiconductor display application technologies, CMOS,
Includes techniques for the use of charging/discharging circuits and static devices. One such circuit is that required for liquid crystal displays. Liquid crystal displays are required to be low power and therefore interface well with low power processing circuits. A reference to the requirements for LCDs is the International Handbook of LCDs 1975-76, 2nd edition, supplemented by Martin Tobias in 1976, published by Obham, 14 Pen Road, London, NC9RD, UK. Please refer to. Other references include 2990 West Lomita Blvd., Tolerance, Calif.
There is ``General Information on LCD Displays'' published by Epson America Inc. The third reference is "Vacuum Science and Technology Bulletin," Vol. 10, No. 5, September 1973.
There is an article by LA Gutsman titled ``Liquid Crystal Displays'' that will be published in the Monday/October issue.
過去において、LCD装置は、充電放電論理又
は、CMOS論理のような低電力回路を使用する
必要があつた。本明細書は、従来の回路の欠点を
持たずにLCDとの低電力インターフエースに適
した低電力回路に関する別の技術を開示するもの
である。 In the past, LCD devices have required the use of low power circuits such as charge-discharge logic or CMOS logic. This specification discloses another technique for low power circuits suitable for low power interfacing with LCDs without the disadvantages of conventional circuits.
本明細書では、低電圧RAMセルも開示してい
る。RAMセルは先に列挙した特許の中に含まれ
ている。しかしながら、本明細書は、低電圧
RAMセルの製造技術を示すものである。 Also disclosed herein are low voltage RAM cells. RAM cells are included in the patents listed above. However, herein the low voltage
This shows the manufacturing technology of RAM cells.
同様の技術を含む他の特許としてはマツケロイ
による「ドーピング欠陥の修正法」と表題のつく
米国特許第4061506号及びルー、ポンダー及びタ
ブスによる「集積回路装置を製造する3層相互接
続工程」と表題のつく米国特許第4280271号が存
在する。 Other patents involving similar techniques include U.S. Pat. There is a US Patent No. 4,280,271.
従来の計算器及びマイクロコンピユータチツプ
において、低電力CMOS回路又はスタテイツク
論理は、クロツク回路中の発振器の製造に使用さ
れてきた。本明細書は、充電放電回路、スタテイ
ツクコンバータ及びCMOS回路等の短所を持た
ない低電力の発振回路及びクロツク回路を製造す
る技術を開示する。 In conventional calculators and microcomputer chips, low power CMOS circuits or static logic have been used to manufacture oscillators in clock circuits. This specification discloses techniques for manufacturing low power oscillator and clock circuits that do not have the disadvantages of charge/discharge circuits, static converters, CMOS circuits, and the like.
また本明細書では集積回路オン/オフスイツチ
の記載をも含んでいる。オン/オフスイツチに関
する従来技術とは電力スイツチ専用の別個のスイ
ツチを必要とする機械的なオン/オフスイツチを
含む。集積オン/オフスイツチの長所は、集積オ
ン/オフスイツチをキーボードに内蔵させ、他の
機能の為にも使用できる点である。CMOS形式
のオン/オフスイツチ以外の従来のオン/オフス
イツチは、かなりの量の一定電流を流しておく必
要があつた為マイクロコンピユータシステム内で
動作しているバツテリーの寿命を短くしていた。
ここに開示する集積オン/オフスイツチは
CMOS形式で製造しなくともオフ状態の間はわ
ずかな量の電力のみを必要とする。 This specification also includes discussion of integrated circuit on/off switches. Prior art on/off switches include mechanical on/off switches that require a separate switch dedicated to the power switch. An advantage of an integrated on/off switch is that it can be built into the keyboard and used for other functions as well. Traditional on/off switches, other than CMOS-style on/off switches, require a significant amount of constant current to flow, shortening the life of the batteries operating within the microcomputer system.
The integrated on/off switch disclosed herein is
Even if not manufactured in CMOS form, it requires only a small amount of power during the off state.
従つて、本発明の目的は充放電回路、スタチツ
クインバータ及びCMOS回路等の欠点をもたな
い低電力回路、特に低電力インバータ回路を提供
することにある。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a low power circuit, especially a low power inverter circuit, which does not have the disadvantages of charge/discharge circuits, static inverters, CMOS circuits, etc.
上記目的を達成するため本発明の低電力回路は
(a)第1及び第2の電源ラインと、(b)第1及び第2
の電源ライン間に配置された第1及び第2の回路
手段と、(c)逆位相の関係にある第1及び第2のク
ロツク信号を供給する第1及び第2のクロツク手
段とを有するインバータ回路であつて、上記第1
の回路手段は、直列に接続された一導電型の第
1、第2、及び第3のトランジスタを含み、第
1、第2、第3のトランジスタのゲートにはそれ
ぞれ第1のクロツク信号、第2のクロツク信号、
入力信号が供給され、更に、第1の回路手段は、
第2のクロツク信号及び入力信号に応答して第1
及び第2のトランジスタを結合するノードを昇圧
可能な手段を含み、上記第2の回路手段は、直列
に接続された一導電型の第4、第5、及び第6の
トランジスタを含み、第4のトランジスタのゲー
トは上記ノードに接続され、第5、第6のトラン
ジスタのゲートにはそれぞれ第2クロツク信号、
入力信号が供給され、第5と第6のトランジスタ
間に出力端子を形成したことを特徴とする。 In order to achieve the above object, the low power circuit of the present invention
(a) first and second power lines; (b) first and second power lines;
(c) first and second clock means for supplying first and second clock signals having opposite phases; A circuit, the first circuit
The circuit means includes first, second, and third transistors of one conductivity type connected in series, and a first clock signal and a third clock signal are applied to the gates of the first, second, and third transistors, respectively. 2 clock signal,
An input signal is provided, and the first circuit means further comprises:
the first clock signal in response to the second clock signal and the input signal.
and means capable of boosting a node coupling the second transistor, the second circuit means including fourth, fifth, and sixth transistors of one conductivity type connected in series; The gates of the fifth and sixth transistors are connected to the node, and the gates of the fifth and sixth transistors each receive a second clock signal,
The device is characterized in that an input signal is supplied and an output terminal is formed between the fifth and sixth transistors.
以下、図を参照しながら実施例に関連して本発
明を詳細に説明する。 In the following, the invention will be explained in detail in connection with exemplary embodiments with reference to the figures.
実施例の説明
本発明の実施例に係る低電力インバータ回路の
基本的な構成例を第4a図ないし第4d図に示
す。DESCRIPTION OF EMBODIMENTS A basic configuration example of a low power inverter circuit according to an embodiment of the present invention is shown in FIGS. 4a to 4d.
第4a図に示すインバータ回路は、第1及び第
2の回路手段を有し、第1の回路手段は、クロツ
ク信号φAをゲートに接続するMOSトランジスタ
805と、クロツク信号φBをゲートに接続する
トランジスタ808と、入力信号をゲートに接続
するトランジスタ809と、トランジスタ805
及びトランジスタ808を結合するノード806
に電荷を供給可能な容量素子807とを含む。一
方、第2の回路手段は、ノード806をゲートに
接続するトランジスタ813と、クロツク信号
φBをゲートに接続するトランジスタ812と、
入力信号をゲートに接続するトランジスタ810
とを含み、トランジスタ810とトランジスタ8
12間に出力部を形成している。 The inverter circuit shown in FIG. 4a has first and second circuit means, the first circuit means being a MOS transistor 805 whose gate is connected to the clock signal φA, and a transistor whose gate is connected to the clock signal φB. 808, a transistor 809 that connects the input signal to the gate, and a transistor 805.
and a node 806 coupling transistor 808
and a capacitive element 807 that can supply charge to. On the other hand, the second circuit means includes a transistor 813 having its gate connected to the node 806, and a transistor 812 having its gate connected to the clock signal φB.
Transistor 810 connecting the input signal to the gate
and a transistor 810 and a transistor 8
An output section is formed between 12.
第4b図及び第4c図に示すインバータ回路
は、第4a図のインバータ回路の第2の回路手段
に変形を加えたものである。第4b図のインバー
タ回路は、トランジスタ812とトランジスタ8
10との間にトランジスタ811を直列に接続
し、トランジスタ811のゲートはクロツク信号
φBに接続される。第4c図のものは、これにも
う1つの出力部を形成したものである。 The inverter circuit shown in FIGS. 4b and 4c is a modification of the second circuit means of the inverter circuit of FIG. 4a. The inverter circuit of FIG. 4b includes transistor 812 and transistor 8.
A transistor 811 is connected in series between the transistor 10 and the transistor 811, and the gate of the transistor 811 is connected to the clock signal φB. The one shown in FIG. 4c has another output section formed thereon.
また、第4d図に示すインバータ回路は、第4
a図のインバータ回路の第1の回路手段に変形を
加えたものであり、第4a図のインバータ回路の
第1の回路手段の中からトランジスタ808に相
当するものを除去し、トランジスタ805とトラ
ンジスタ809とを接続した構成となつている。 Furthermore, the inverter circuit shown in FIG.
This is a modification of the first circuit means of the inverter circuit shown in FIG. 4A, in which the first circuit means of the inverter circuit shown in FIG. It has a configuration in which these are connected.
次に、本実施例に係るインバータ回路の動作を
説明する。 Next, the operation of the inverter circuit according to this embodiment will be explained.
第4a図ないし第4d図に示すインバータ回路
の動作は、それぞれ本質的に変わらないので、こ
こでは、代表的に第4c図に示すインバータ回路
の動作を説明することとする。なお、第4e図
は、第4c図のインバータ回路を記号で表示した
図、第4f図は、タイミングチヤート図である。
第4a図を参照すると、タイムフレームφAの間、
ノード806は装置805によつて充電されてい
る。φBの期間PMOS回路に対する入力が低電位
であれば、ノード806は入力線及び装置808
と809によつて放電される。しかしながら、入
力が高電位であれば、タイミング信号φBは容量
素子807によつてノード806に追加の電荷を
供給する。充電された場合ノード806は装置8
13をオンにし、同様にφBは装置811及び8
12をオンにする。入力が高電位であつて故に装
置810がオンにならない場合、「OUT1」及び
「OUT2」と印のついた線から図で示すように−
Vの出力電圧が発生する。ノード806が−V又
は負の電圧値に容量素子807を通つてくるクロ
ツクフエイズφBからの電荷を加えたものを受け
とつているので、ノード806は−Vより下の電
圧を発生することに注意しなくてはならない。故
にノード806における電圧は、第4c図に示す
−Vより大きい。以上のように、本実施例に係る
インバータ回路は、充放電論理を用いるものでな
いため、それに伴うプリチヤージ期間に他の回路
に対して障害を引き起こすことのないような追加
の回路を用いる必要はない。また、E/Dインバ
ータ回路のように、低消費電力を図るために必ず
しも大きいサイズの負荷トランジスタを要するこ
ともない。さらに、CMOS構造ではないため、
その製造が容易である。 Since the operations of the inverter circuits shown in FIGS. 4a to 4d are essentially the same, the operation of the inverter circuit shown in FIG. 4c will be representatively explained here. Note that FIG. 4e is a diagram showing the inverter circuit of FIG. 4c in symbols, and FIG. 4f is a timing chart.
Referring to FIG. 4a, during the time frame φA,
Node 806 is being charged by device 805 . If the input to the PMOS circuit is at a low potential for a period of φB, node 806 is connected to input line and device 808.
and 809. However, if the input is at a high potential, timing signal φB supplies additional charge to node 806 by capacitive element 807. When charged, node 806 is connected to device 8
Similarly, φB turns on devices 811 and 8.
Turn on 12. If the device 810 does not turn on because the input is at a high potential, the lines marked “OUT1” and “OUT2” will cause
An output voltage of V is generated. Note that since node 806 receives -V or a negative voltage value plus the charge from clock phase φB passing through capacitive element 807, node 806 generates a voltage below -V. Must-have. Therefore, the voltage at node 806 is greater than -V as shown in Figure 4c. As described above, since the inverter circuit according to this embodiment does not use charge/discharge logic, there is no need to use an additional circuit that does not cause trouble to other circuits during the associated precharge period. . Further, unlike an E/D inverter circuit, a large-sized load transistor is not necessarily required in order to achieve low power consumption. Furthermore, since it is not a CMOS structure,
Its manufacture is easy.
第5図は、ここに開示するマイクロコンピユー
タのブロツク図を示している。このマイクロコン
ピユータは、米国特許第3991305号に開示されて
いるものに似ていることに注意してもらいたい。
尚この特許は参照としてここに示す。このマイク
ロプロセツサシステムに対する命令は、チヤプタ
レジスタ(CA)、ページレジスタ(PAGE)及び
プログラムカウンタ(PC)によつてアドレスさ
れるリードオンリーメモリ(ROM)内に含まれ
ている。チヤプタレジスタ及びページレジスタは
両方ともチヤプタバツフア(CB)及びページバ
ツフア(PB)を有している。更に、サブルチー
ン呼び出しの為3段階のスタツクが用意されてい
る。ROMの出力は命令デコーダによつて解読さ
れ、残りのマイクロコンピユータ回路に対する制
御信号を提供している。マイクロコンピユータ回
路の為のタイミングは、発振器によつて与えられ
る。装置に対する入力は、K1からK4までのポー
トを通して与えられる。これらの入力は4ビツト
演算論理ユニツト(ALU)に与えられる。ALU
は、ランダムアクセスメモリRAM(一時的なデ
ータの記憶の為に用意される装置である)からの
入力も受けとつている。演算論理ユニツトはYレ
ジスタ及び累算器に出力を与えこれらはまた演算
ユニツトに再び入力を与えている。Yレジスタは
また、RAM及びマイクロコンピユータからのレ
ジスタデイジツト出力(R0−R12)に対し出力を
与えている。累算器は、出力プログラム論理配列
(OPLA)に出力を与えている。OPLAは更にデ
イスプレイRAMにデータを提供している。デイ
スプレイRAMはまたYレジスタからの出力も受
けとつている。共通線発生器、デイスプレイ
RAM及びセグメント駆動回路が出力を与えて
LCD装置を駆動している。 FIG. 5 shows a block diagram of the microcomputer disclosed herein. Note that this microcomputer is similar to that disclosed in US Pat. No. 3,991,305.
This patent is incorporated herein by reference. Instructions for this microprocessor system are contained in read-only memory (ROM) addressed by a chapter register (CA), a page register (PAGE), and a program counter (PC). Both the chapter register and the page register have a chapter buffer (CB) and a page buffer (PB). Furthermore, a three-level stack is provided for subroutine calls. The output of the ROM is decoded by an instruction decoder and provides control signals for the rest of the microcomputer circuitry. Timing for the microcomputer circuit is provided by an oscillator. Input to the device is provided through ports K 1 to K 4 . These inputs are provided to a 4-bit arithmetic logic unit (ALU). ALU
It also receives input from random access memory RAM (a device provided for temporary data storage). The arithmetic logic unit provides outputs to the Y register and the accumulator, which also provide inputs to the arithmetic unit. The Y register also provides output for the RAM and register digit outputs (R 0 -R 12 ) from the microcomputer. The accumulator provides an output to an output program logic array (OPLA). OPLA also provides data to the display RAM. The display RAM also receives output from the Y register. Common line generator, display
RAM and segment drive circuits provide output
It drives the LCD device.
このブロツク図(LCDインターフエースは省
いている)はテキサス・インスツルメンツ社が
1975年12月に発行した「TMS1000シリーズデー
タブツクマニユアル」にさらに詳しく説明してあ
る。これは、参考としてここに示す。この回路は
テキサス・インスツルメンツ社の発行した
「TMS1000シリーズMOS/LSIワンチツプマイク
ロコンピユータプログラマーの為の参考マニユア
ル」にも説明されていてここに参照として示す。 This block diagram (LCD interface omitted) was created by Texas Instruments.
A more detailed explanation is provided in the "TMS1000 Series Data Book Manual" published in December 1975. It is shown here for reference. This circuit is also described in the "Reference Manual for the TMS1000 Series MOS/LSI One-Chip Microcomputer Programmer" published by Texas Instruments, Inc., and is included here for reference.
第6a図、第6b図及び第6c図、第6d図は
第5図の命令デユードブロツクを示している。こ
の回路はROM内に記憶されるマイクロ命令から
制御信号を与えている。 6a, 6b, 6c, and 6d illustrate the instruction duplicate block of FIG. 5. This circuit provides control signals from microinstructions stored in ROM.
第7図は、定数及びキーボードビツト(CKB)
論理を示している。この論理の全体的な機能は、
三層構成になつている。まず命令コードの領域内
に現われた定数が出力される。第2にキーボード
又は外部入力が出力される。第3に4本の出力線
の1本が選択されRAMに記憶されている4ビツ
トの桁のうち1つがアドレスされる。このような
機能は全てROMから与えられた命令によつて制
御されている。 Figure 7 shows constants and keyboard bits (CKB)
Shows logic. The overall function of this logic is
It has a three-layer structure. First, constants that appear within the instruction code area are output. Second, keyboard or external input is output. Third, one of the four output lines is selected and one of the four bit digits stored in the RAM is addressed. All of these functions are controlled by instructions given from the ROM.
第8a図、第8b図は、リードオンリーメモリ
(ROM)を示している。線978は図では示し
ていない128本の線のうちの1本を示しているこ
とを念頭においておかなくてはならない。ROM
は、論理のオペレーシヨンを特定する命令を記憶
している。この構成では、ROMは2048の8ビツ
ト命令ワードを有している。ROMはそれぞれ16
ページを有する2つのチヤプタとして組織されて
いる。各ページは6464の命令ワードを含む。
ROMは、第10a図から第10d図の論理で示
すレジスタ内に含まれる1ビツトのチヤプタアド
レス及び4ビツトのページアドレスによつてアド
レス指定される。更に、ROMは第9a図及び第
9b図で示す6ビツトのプログラムカウンタ
(PC)によつてアドレスされる。各々の上記プロ
グラムカウンタはアルゴリズムを設計する3段階
のサブルーチンスタツクを有している。プログラ
ムカウンタは、64の状態から成る長さの一連の疑
似乱数(0、1、3、7、F、……10、20、0、
1、etc)を逐次計数してゆく。この一連の乱数
の計数は、分岐、呼出し又は回帰命令の実行によ
つて変更されない限り続行する。好ましい実施例
において、チヤプタ0、ページFプログラムカウ
ンタ00での命令が電力を加わると、最初に実行さ
れる。 Figures 8a and 8b show a read only memory (ROM). It should be kept in mind that line 978 represents one of the 128 lines not shown. ROM
stores instructions that specify logical operations. In this configuration, the ROM has 2048 8-bit instruction words. 16 ROMs each
It is organized as two chapters with pages. Each page contains 6464 instruction words.
The ROM is addressed by a 1-bit chapter address and a 4-bit page address contained in registers shown in the logic of FIGS. 10a-10d. Additionally, the ROM is addressed by a 6-bit program counter (PC) as shown in Figures 9a and 9b. Each of the above program counters has a three-stage subroutine stack for designing algorithms. The program counter consists of a series of pseudo-random numbers (0, 1, 3, 7, F, ... 10, 20, 0,
1, etc.) are counted sequentially. This series of random number counting continues unless changed by execution of a branch, call, or regression instruction. In the preferred embodiment, the instruction at chapter 0, page F program counter 00 is executed first when power is applied.
演算及び論理オペレーシヨンは、第11a図及
び第11b図で示す論理と共働する4ビツト演算
論理ユニツトによつて実行される。演算論理ユニ
ツトは論理比較演算比較及び加算機能を行つてい
る。2つの入力の組でオペレーシヨンは実行され
る2組の4ビツトの並列入力がいつしよに加算さ
れたり又は論理的に比較される。累算器は、
ALUの入力のうちの1つに対する逆転出力を有
していて2つの補助演算回路によつて減算が行わ
れる。この入力は累算器、RAM、命令定数又は
キーボード入力の正しい出力にもなりうる。他の
入力はYレジスタ、RAM、命令定数又はキーボ
ード入力から送られてくる。定数はROM内に記
憶されている命令ワードによつて与えられる。加
算及び減算による結果はYレジスタ又は、累算器
のいずれかに記憶される。演算機能は状態論理に
桁上げ出力を発生させる。論理比較は、状態論理
に出力を発生する。比較機能が使用される場合、
状態ビツトはプログラム制御にだけ影響を及ぼ
し、Yレジスタの内容も累算器レジスタの内容に
も影響を与えない。もし状態ビツトは、通常の状
態である論理1である場合、分岐又は呼出し命令
が次に実行される。もし命令が状態ビツトをリセ
ツトする場合(桁上げでも比較でもビツトを等し
くするのでもない場合)
1命令サイクルの間状態は0の状態になつてか
ら1の状態にもどる。状態ビツトが0である場合
分岐及び呼出し命令は受け入れられずPC+1(次
の通常のプログラムカウンタの連続するアドレ
ス)において、次の命令が実行される。 Arithmetic and logic operations are performed by a 4-bit arithmetic logic unit that cooperates with the logic shown in Figures 11a and 11b. The arithmetic logic unit performs logical comparison arithmetic comparison and addition functions. Operations on two sets of inputs are performed when the two sets of 4-bit parallel inputs are added together or logically compared. The accumulator is
It has an inverted output for one of the inputs of the ALU, and the subtraction is performed by two auxiliary arithmetic circuits. This input can also be the correct output of an accumulator, RAM, instruction constant or keyboard input. Other inputs come from the Y register, RAM, instruction constants, or keyboard input. Constants are provided by instruction words stored in ROM. The results of additions and subtractions are stored either in the Y register or in the accumulator. The arithmetic function generates a carry output to the state logic. Logical comparisons produce outputs in state logic. When the compare function is used,
The status bits affect only program control and do not affect the contents of the Y register or the accumulator register. If the status bit is a logical 1, which is the normal state, then the branch or call instruction is executed next. If the instruction resets the state bits (not by carrying or comparing to make the bits equal), the state goes to the 0 state and then back to the 1 state for one instruction cycle. If the status bit is 0, branch and call instructions are not accepted and the next instruction is executed at PC+1 (the next normal program counter consecutive address).
第12図にはランダムアクセスメモリ
(RAM)が示されている。RAMはYレジスタを
通じ演算論理ユニツトから送られてきたデータの
一時的記憶機能を提供している。RAMはYレジ
スタとXレジスタを通つてきた命令によつてアド
レス指定される。Xレジスタ解読回路は第13図
に示してある。この回路は第14a図及び第14
b図に示すXアドレス回路に接続される。 A random access memory (RAM) is shown in FIG. The RAM provides temporary storage for data sent from the arithmetic and logic unit through the Y register. RAM is addressed by instructions passing through the Y and X registers. The X register decoding circuit is shown in FIG. This circuit is shown in Figures 14a and 14.
Connected to the X address circuit shown in Figure b.
Yレジスタは第15図の桁ラツチとして示され
ている13の出力ラツチも更にアドレスしてい
る。第15図は実際には16の出力ラツチを図示し
ていることに注意してほしい。しかしながら3つ
の最上位ビツトラツチDL13,DL14,DL1
5、は、特別な機能の為の専用であつて外部出力
の為には使用されない。 The Y register also addresses thirteen output latches, shown as digit latches in FIG. Note that FIG. 15 actually depicts 16 output latches. However, the three top bit latches DL13, DL14, DL1
5 is dedicated for special functions and is not used for external output.
初期化回路は第16図に示されている。この回
路は、マイクロコンピユータに対し初期化信号を
与え、更にROバツトにおける入力と関連して初
期化パツドがその入力を受けとる時にテストの指
示を示す出力を与えている。故に桁ラツチROは
入力及び出力機能の両方を持つている。実際のレ
ジスタ出力回路は第17図に示されている。この
回路は、第15図のデジタルラツチから入力を受
けとつている。各々の出力はYレジスタの出力に
よつてアドレスされることで別個にセツト又はリ
セツトされ、SETR又は、RSTR命令が実行され
る。各々の出力は3つの選択できる形式の中の1
つ(即ちプツシユプル、オープンドレインプルハ
イ又はオープンドレインプルローのうち一番使用
者に適したもの)となるようにマスクプログラム
で製造される。SETR命令は、もしあればプルハ
イ装置をオンにする。Vddからのソース電流は、
プルロー装置をオフにする。RSTR命令は、もし
あればプルロー装置をオンにする。Vssへの流出
電流は、プルハイ装置をオフにする。オープンド
レインプルローを選択すれば、外部構成部品を使
用せず一度に複数のキーから入力されることによ
つて起こる混乱を避けてキーボードを走査するこ
とができる。オープンドレインプルハイの選択
は、最大の電流駆動能力を得る為またはVssより
高い電圧を要するその他の論理とインターフエー
スする為に使用される。プツシユプルの選択は、
同じ電圧レベルで作動するあらゆるCMOS論理
とのインターフエースに使用される。 The initialization circuit is shown in FIG. This circuit provides an initialization signal to the microcomputer and, in conjunction with an input at the RO bat, provides an output indicating a test instruction when the initialization pad receives that input. Therefore, the digit latch RO has both input and output functions. The actual register output circuit is shown in FIG. This circuit receives input from the digital latch of FIG. Each output is individually set or reset by being addressed by the output of the Y register, and a SETR or RSTR instruction is executed. Each output is one of three selectable formats.
(i.e., push-pull, open-drain pull-high, or open-drain pull-low, whichever is most suitable for the user) is manufactured using a mask program. The SETR instruction turns on the pull-high device, if present. The source current from Vdd is
Turn off the pull-low device. The RSTR instruction turns on the pull-low device, if present. Current flowing to Vss turns off the pull-high device. Selecting an open-drain pull-row allows the keyboard to be scanned without the use of external components and without the confusion caused by input from multiple keys at once. The open-drain pull-high selection is used for maximum current drive capability or for interfacing with other logic that requires voltages higher than Vss. The selection of Pushyupur is
Used to interface with any CMOS logic operating at the same voltage level.
キーボード入力回路が第18図に示されてい
る。ここには4つのデータ入力K1,K2,K3及び
K4が存在する。全ての入力は、それらが受けと
られたとき集積オン/オフスイツチの特徴と互換
性を持つように逆転される。あらゆる入力は、4
ビツト入力のKNEZ命令で低レベルに関してテス
トされるか又は、4ビツト入力は、TKA命令で
前述の制御キーボード論理を通つて累算器に転送
される。K入力は内部的には高電位に保たれ、
“1”レベル入力に関しては外部的には低い状態
にする。KNEZ又はTKA命令の為のK入力は前
の命令サイクル部分では有効でなくてはならな
い。第17図のレジスタ出力回路(R出力プルダ
ウンの選択)からのR出力は、構成部品を追加せ
ずにキーのマトリクスを走査する為に使用され
る。R線が走査入力の為に使用される場合、
RSTR命令とKNEX命令の間には最低1命令サ
イクルおくことが必要である。キーボード入力に
加えて第18図では集積オン/オフスイツチが示
されている。このオン/オフスイツチの為の中央
回路はラツチ820である。オフの状態にある時
電力は抵抗826を通してVssから装置のゲート
828に与えられる。しかしながら装置はオフで
あるので装置823はクロツク信号φ3を受けと
つていない。故にオフと表示のついた線には電力
が与えられてなく、この回路はわずかな電流も浪
費することはない。オン信号は4つのキーボード
のいずれかを押すことにより受けとられ、これに
よつて装置822又は装置830の中の4つのい
ずれかが作動する。装置822の中のいずれが作
動すると、ノード827はVddまで下がる為装置
828はオフになる。装置830はVddとLVdd
を短絡させ、Vddは内部クロツクに電力を供給す
るのでφ3が発生する時装置823は作動する。
φ3が発生する時、電力は、装置のゲート827
に与えられラツチの状態が変化する。このラツチ
が状態を変える時、電力はゲート824に与えら
れこれは続いてLVddからVddに電力を与える。
LVddは、いつもオンの状態にある現在のVdd電
力ソースである。Vddは、マイクロコンピユータ
チツプに電力を供給している。 A keyboard input circuit is shown in FIG. There are four data inputs K 1 , K 2 , K 3 and
K4 exists. All inputs are inverted to be compatible with the features of the integrated on/off switch when they are received. All inputs are 4
Either the bit input is tested for a low level with the KNEZ instruction, or the 4-bit input is transferred to the accumulator through the control keyboard logic described above with the TKA instruction. The K input is kept at a high potential internally,
Regarding the "1" level input, it is set to a low state externally. The K input for a KNEZ or TKA instruction must be valid during the previous instruction cycle portion. The R output from the register output circuit (R output pulldown selection) of FIG. 17 is used to scan the matrix of keys without adding any components. If the R line is used for scanning input,
It is necessary to leave at least one instruction cycle between the RSTR instruction and the KNEX instruction. In addition to keyboard input, an integrated on/off switch is shown in FIG. The central circuit for this on/off switch is latch 820. When in the off state, power is provided from Vss through resistor 826 to gate 828 of the device. However, since the device is off, device 823 is not receiving clock signal φ3. Therefore, the line labeled OFF is not powered and the circuit does not waste any current. The on signal is received by pressing any of the four keyboards, thereby activating either device 822 or any of the four devices 830. When any of devices 822 is activated, node 827 drops to Vdd and device 828 turns off. Device 830 is Vdd and LVdd
Since Vdd powers the internal clock, device 823 is activated when φ3 occurs.
When φ3 occurs, power is applied to the gate 827 of the device.
is given and the state of the latch changes. When this latch changes state, power is applied to gate 824 which in turn applies power from LVdd to Vdd.
LVdd is the current Vdd power source that is always on. Vdd powers the microcomputer chip.
第19a図、第19b図及び第19c図は、累
算器からの出力データをデイスプレイRAMの為
に解読する出力プログラム論理配列(OPLA)を
示している。OPLA出力は、第20図に示すセグ
メント線回路を通して接続されている。 Figures 19a, 19b and 19c illustrate an output program logic array (OPLA) that decodes the output data from the accumulator for display RAM. The OPLA outputs are connected through the segment line circuit shown in FIG.
15、状態ラツチ及び状態ラツチは、
(X)または(Y)がデイスプレイRAM内に
ロードされるか否かを決定している。第20図の
これらの回路は、第19a図第19b図、及び第
19c図の累算器線の解読又は非解読の機能を制
御する桁ラツチ15によつてデイスプレイRAM
の出力を制御可能にしている。 15. State latch and state latch determine whether (X) or (Y) is loaded into the display RAM. These circuits of FIG. 20 are connected to the display RAM by means of digit latches 15 which control the decoding or non-decoding functions of the accumulator lines of FIGS. 19a, 19b, and 19c.
output can be controlled.
第21図は、液晶デイスプレイ出力回路のブロ
ツク図である。ブロツク414はデイスプレイ
RAMを示していて4ビツトX20ビツトの配列内
に組織される。この図はまた線419を介して累
算器からの入力及び線418を介して状態入力を
受けとるOPLAも417も含んでいる。 FIG. 21 is a block diagram of a liquid crystal display output circuit. Block 414 is the display
It shows RAM and is organized into a 4-bit by 20-bit array. The figure also includes OPLA 417 which receives input from the accumulator via line 419 and status input via line 418.
OPLA417は線415を介してセグメントX
を、またTDO制御回路を通る線416を介しセ
グメントYをデイスプレイRAM414に出力し
ている。共通タイム発生器400は、OPLA41
7及びデイスプレイRAM414の両方に線40
4,407,406を介し出力を与えている。液
晶デイスプレイ装置は共通タイム出力及び選択出
力の2つの形式から成る。液晶デイスプレイ1個
内で1つの桁を表示させる為には2つの選択出力
と4つの共通時間出力を必要とする。2つの選択
出力は、液晶デイスプレイの各々の桁に対して専
用である。しかしながら、4つ全ての共通タイム
出力は液晶デイスプレイの全ての桁に対し共通で
ある。図の回路は、液晶デイスプレイの10桁に対
し出力を与えている。即ち、10桁に対し2つの選
択出力が与えられるので全部で20の選択出力が与
えられる。これら20の選択出力に関してもまた4
つの共通タイム出力が与えられている。デイスプ
レイRAM414内に含まれる全てのデイスプレ
イに対し、4つの各々の共通タイムの期間にそれ
ぞれ選択出力が必要とされる。共通タイム発生器
は、OPLA417とデイスプレイRAM414の
両方におけるそれぞれ2つのセグメントに対して
4つの共通タイムをアドレスしている。更に、共
通タイム発生器は線405を介し共通バツフア4
08に共通タイム出力を与えている。共通タイム
発生器400はまた、線101から抵抗分配器4
02に極性信号を与えている。液晶デイスプレイ
は、極性を選択する信号を必要とする。即ち、正
極信号を受けとる時、同量の電位の負極信号が適
正な入力に順次受けとられる必要がある。故に、
液晶デイスプレイと適正にインターフエースする
為、選択パツド及び共通パツドからの出力は全て
ある所定タイムの期間1方の極性となり、次に同
じ期間他方の極性である必要がある。この必要性
は抵抗分配器402に極性入力を与えて共通タイ
ム発生器400に従つて極性を変化させることに
よつて充足される。抵抗分配器402は共通バツ
フア408に電圧入力を与えていてバツフア40
8は線410を介し共通パツドに出力を与えてい
る。更に抵抗分配器402は線409を介し、選
択線バツフア411に電圧を与えている。選択バ
ツフア411は、線413を介し、デイスプレイ
RAM414から選択データも受けとつている。
20本の選択線は線412に出力される。 OPLA 417 connects segment X via line 415
and segment Y to display RAM 414 via line 416 which also passes through the TDO control circuit. The common time generator 400 is OPLA41
line 40 to both 7 and display RAM 414.
4,407,406. Liquid crystal display devices consist of two types: common time output and selection output. In order to display one digit on one liquid crystal display, two selection outputs and four common time outputs are required. Two selection outputs are dedicated to each digit of the liquid crystal display. However, all four common time outputs are common to all digits of the liquid crystal display. The circuit shown in the figure provides output for 10 digits on a liquid crystal display. That is, two selection outputs are given for 10 digits, so a total of 20 selection outputs are given. Regarding these 20 selection outputs, 4
Two common time outputs are given. Selective outputs are required for all displays contained within display RAM 414 during each of the four common time periods. The common time generator addresses four common times for two segments each in both OPLA 417 and display RAM 414. Additionally, the common time generator is connected to the common buffer 4 via line 405.
A common time output is given to 08. Common time generator 400 also connects line 101 to resistive divider 4
A polarity signal is given to 02. Liquid crystal displays require a signal to select polarity. That is, when receiving a positive signal, negative signals of the same amount of potential must be sequentially received at appropriate inputs. Therefore,
In order to properly interface with a liquid crystal display, the outputs from the select pad and the common pad must all be of one polarity for a predetermined period of time and then the other polarity for the same period of time. This need is met by providing a polarity input to resistive divider 402 to change polarity according to common time generator 400. A resistive divider 402 provides a voltage input to a common buffer 408 .
8 provides an output to the common pad via line 410. Additionally, resistive divider 402 provides voltage to select line buffer 411 via line 409. The selection buffer 411 is connected to the display via line 413.
Selection data is also received from RAM414.
The 20 selection lines are output on line 412.
共通タイム発生回路が第22a図及び第22b
図に示されている。440として示される回路
は、ゲート443にタイミングを与えているリン
グカウンタである。ゲート443はゲート444
及びTDOからの入力も受けとつている。ゲート
443における3つの入力のうちいずれかが作動
している場合、SHIFTCは共通タイム発生器4
00をインクレメントする。ゲート443の出力
は、4つの共通タイムラツチ431,432,4
33,434の出力をシフトさせる為に使用され
る。これらのラツチの出力は、共通タイム期間を
示している。デイスプレイを更新する時、4命令
サイクルの間TDO命令は活動可能となり4つ全
ての共通ラツチ431−434が作動される。こ
れらの共通ラツチの出力は、共通タイム出力であ
る線439となり線438は共通ラツ
チがシフトしていないことを示す。更に、回路4
35は極性発生器として働いている。回路435
は、図で示すタイミング回路442からタイミン
グ信号を受けとる2分の1カウンタを有してい
る。高速周期モードでデイスプレイする時
SHIFTCパルス毎の命令サイクル数を増加させ
て同じデイスプレイ周期を保たなくてはならな
い。(回路950は127分の1カウンタを有してい
る。)高速周期モードにおいてゲート444は、
127の命令サイクルごとにSHIFTCを示すパルス
を与える為に使用される。 The common time generation circuit is shown in FIGS. 22a and 22b.
As shown in the figure. The circuit shown as 440 is a ring counter providing timing to gate 443. Gate 443 is gate 444
It also receives input from the TDO. If any of the three inputs at gate 443 are activated, SHIFTC is connected to common time generator 4.
Increment 00. The output of gate 443 is connected to four common time latches 431, 432, 4
It is used to shift the output of 33,434. The outputs of these latches represent a common time period. When updating the display, the TDO instruction is enabled for four instruction cycles and all four common latches 431-434 are activated. The outputs of these common latches are the common time output, line 439, and line 438 indicates that the common latches are not shifted. Furthermore, circuit 4
35 acts as a polarity generator. circuit 435
has a one-half counter that receives a timing signal from a timing circuit 442 as shown. When displaying in high-speed cycle mode
The number of instruction cycles per SHIFTC pulse must be increased to maintain the same display period. (Circuit 950 has a 1/127 counter.) In the fast period mode, gate 444
Used to provide a pulse indicating SHIFTC every 127 instruction cycles.
抵抗分配回路及び共通バツフア回路が第23a
図及び第23b図に示されている。抵抗分配回路
は、線101を介し共通タイム発生器400から
極性信号を受けとつている。この信号は、予め充
電しておかなくても抵抗分配回路の残り部分に出
力を与える最初の2つのバツフア451及び45
2に入力される。これらのバツフアは第4c図で
示したインバータと同様の直列に接続した2つの
インバータ回路である。容量素子の対454は回
路459から入力を受けとつている。容量素子4
54はクロスラツチ457及び458内へ入力さ
れるバツフア451,452の出力を提供する為
に使用される。クロスラツチ458は、VA及び
VCを発生する。クロスラツチ458はVD及び
VBを発生する。VA及びVBは、選択線によつて
使用される。VC及びVDは、共通線で使用され
る。容量素子454及びバツフア452,451
の出力は、負の電力供給より高い電圧でこれらの
マトリクススイツチを駆動させる。この能力によ
つてこの回路ではPMOS又はNMOS回路に通常
必要とされる電圧より低い電圧の電力供給を使用
することができる。これらのマトリクススイツチ
457,458の出力は分配ネツトワーク463
及び462に入力されそれぞれ高インピーダンス
又は低インピーダンスのインターフエースを提供
している。低インピーダンスインターフエース4
63は、電力の転送を必要とする時第1命令サイ
クルの間、オンにされる。高インピーダンス回路
462は、残る3命令サイクルの間、切り換わつ
てオンになり電力信号を維持する。線465は第
1の命令サイクルの間低インピーダンス回路46
3を接続させるパルスを与えている。 The resistance distribution circuit and the common buffer circuit are the 23rd
and FIG. 23b. The resistive distribution circuit receives the polarity signal from the common time generator 400 via line 101. This signal connects the first two buffers 451 and 45 which provide output to the rest of the resistive distribution circuit without pre-charging.
2 is input. These buffers are two inverter circuits connected in series similar to the inverter shown in Figure 4c. Capacitive element pair 454 receives input from circuit 459. Capacitive element 4
54 is used to provide the outputs of buffers 451 and 452 which are input into cross latches 457 and 458. Cross latch 458 has VA and
Generate VC. Cross latch 458 is VD and
Generate VB. VA and VB are used by selection lines. VC and VD are used on a common line. Capacitive element 454 and buffers 452, 451
output drives these matrix switches at a higher voltage than the negative power supply. This capability allows the circuit to use lower voltage power supplies than are normally required for PMOS or NMOS circuits. The outputs of these matrix switches 457 and 458 are connected to the distribution network 463.
and 462, providing high impedance or low impedance interfaces, respectively. Low impedance interface 4
63 is turned on during the first instruction cycle when power transfer is required. High impedance circuit 462 switches on and maintains the power signal for the remaining three instruction cycles. Line 465 connects low impedance circuit 46 during the first instruction cycle.
A pulse is given to connect 3.
共通バツフア408も第23a図及び第23b
図で示されている。バツフアは線405を介し共
通タイム発生器400からの信号を受けとる。こ
の信号は第4a図のインバータ回路と同様の2つ
のバツフア部182及び183によつてバツフア
される。これらのインバータ182,183の出
力は装置840及び841を駆動している。イン
バータ182,183の出力はCOU1から電荷
を受けとる容量素子186,187によつて追加
されている。この追加信号は装置840と841
の切り換えの為に使用される。容量素子187及
び186はCOU1回路459から追加の電荷を
受けとつて装置840及び841にVssの量を超
過した量の信号を装置840及び841に与えて
いる。410で示している4本の共通線は、さら
に共通バツフア408及び抵抗分配器402によ
つて決められた個々のVc又はVd線に出力を与え
ている。共通パツド2−4の為の共通バツフアは
図の共通バツフアと同様である。 The common buffer 408 is also shown in FIGS. 23a and 23b.
Shown in the figure. The buffer receives a signal from common time generator 400 on line 405. This signal is buffered by two buffer sections 182 and 183 similar to the inverter circuit of FIG. 4a. The outputs of these inverters 182, 183 drive devices 840 and 841. The outputs of inverters 182 and 183 are supplemented by capacitive elements 186 and 187 that receive charge from COU1. This additional signal is connected to devices 840 and 841.
Used for switching. Capacitive elements 187 and 186 receive additional charge from COU1 circuit 459 to provide signals to devices 840 and 841 in an amount in excess of Vss. The four common lines shown at 410 further provide outputs to individual Vc or Vd lines determined by common buffer 408 and resistive divider 402. The common buffer for common pads 2-4 is similar to the common buffer shown.
第24a図は、デイスプレイRAM414の為
のRAMセルを示す概略図である。RAMセルは、
アドレスによつて制御される装置960及び
TDO命令によつて制御される装置961さらに
共通タイム発生器400からの入力を持つインバ
ータ175(第25b図参照)から接続する線1
74によつて制御される装置962を通つて、
SEG(X)又はSEG(Y)のいずれかからの入力を受け
とつている。RAMセルは3つのトランジスタか
ら成る形式であるが、207で示すゲート付き容
量素子を含んでいる。φ2及びφ31は、I/O
線を正の値で予め充電しておく為に使用される。
リフレツシユサイクルの開始時点でφ1とφ4は
接地点に接続する。その為φ1は−Vになる。ノ
ード210が(「0」を記憶する)負の値を示し
ている場合には、ゲート付き容量素子207はオ
ンになり、ノード210には負の電力供給で与え
られた電圧より高い量の電圧が接続される。ゲー
ト駆動オン装置205はノード211を−Vに変
えるのに充分な状態となる。次にφ1が接地電圧
となりφ4は負の電力供給で与えられた電圧より
高い量の電圧まで上がる。ノード211は、ノー
ド210と電荷を分けあう。漏れによつてノード
210の電圧が降下すると、電圧レベルはリフレ
ツシユされる。 FIG. 24a is a schematic diagram showing RAM cells for display RAM 414. RAM cells are
device 960 controlled by address and
Line 1 connected from the device 961 controlled by the TDO command and from the inverter 175 (see FIG. 25b) with input from the common time generator 400
Through a device 962 controlled by 74,
It is receiving input from either SEG(X) or SEG(Y). The RAM cell is of the three-transistor type and includes a gated capacitive element shown at 207. φ2 and φ31 are I/O
Used to precharge the wire with a positive value.
At the start of the refresh cycle, φ1 and φ4 are connected to ground. Therefore, φ1 becomes -V. If node 210 indicates a negative value (storing a "0"), gated capacitive element 207 is turned on and node 210 has an amount of voltage higher than the voltage provided by the negative power supply. is connected. Gate drive on device 205 is in a state sufficient to change node 211 to -V. φ1 then goes to ground and φ4 rises to an amount higher than the voltage given by the negative power supply. Node 211 shares charge with node 210. When the voltage at node 210 drops due to leakage, the voltage level is refreshed.
セルで「1」が記憶されている場合、ゲート付
き容量素子207はオンにはならずノード210
も負の電圧と接続しない。装置205はオンにな
らずノード210及び211は接地電位にとどま
る。ノード210,211における結線漏れによ
つてこれらのノードは接地電位にとどまる。
RAMビツトのタイミング表は第24b図に示さ
れる。第24c図では、ゲート付き容量素子20
7の製造工程を示している。φ1は拡散領域21
2によつて受けとられることに注意してほしい。
拡散領域212に隣接するのは、212の上を横
切つてのび、ノード210の金属接合の下に位置
する第24c図で215という番号のついた薄い
酸化物層214である。自己整合注入が図で示す
パターン213で行われる。この注入は金属板2
15の下は注入されることなく板215の隣接す
る付近は注入されるようにすることが望ましい。
215は金属であるので215の下は水平方向に
は拡散されることはなく望ましい結果を得ること
ができる。デイスプレイRAM414及び選択バ
ツフア411は第25図に示される。第24a
図、第24b図、第24c図、及び第24d図で
示すRAMセルは、第25a図及び第25b図で
は回路173として示されている。このRAMセ
ルは、回路175から接続する線174によつて
アドレスされている。この回路175は前に説明
した共通線406から入力を受けとつている。
RAMセルは、前に説明したようにセグメントX
線415及びセグメントY線416から入力を受
けとつていて更に第25a図及び第25b図で示
す装置191のTDO信号を受けとつている。セ
ルの内容は、回路505として示した選択バツフ
ア内に出力される。出力バツフア505は容量素
子178及び179から電荷を受けとつていて、
さらにこれらの容量素子は、回路177からタイ
ミング信号COU2を受けとつている。この追加
の電荷の目的は、バツフア505の出力を負の電
力供給値を超えて駆動させる為である。前に述べ
たようにこの技術によつて少量の電力供給での使
用が可能になる。選択バツフアの出力は、線18
0として示してあり線180は直接液晶装置に接
続している。追加の回路176は線181上に信
号φXが発生しているとして図示されている。φX
はセグメントRAM173から出力バツフア50
5へデータを転送させる為の信号である。線96
5はテストモードの期間中デイスプレイをフロー
トにしておく為に使用される。第24d図は第2
4c図で示されたRAMセルの部分の断面図を示
している。基板217は、拡散領域212と金属
ゲート215の間の連結部として働くギヤツプ2
16を含んでいる点覚えておいて欲しい。 If “1” is stored in the cell, the gated capacitive element 207 is not turned on and the node 210
Also do not connect with negative voltage. Device 205 is not turned on and nodes 210 and 211 remain at ground potential. Connection leakage at nodes 210 and 211 causes these nodes to remain at ground potential.
The RAM bit timing table is shown in Figure 24b. In FIG. 24c, the gated capacitive element 20
7 manufacturing process is shown. φ1 is the diffusion region 21
Please note that it is accepted by 2.
Adjacent to diffusion region 212 is a thin oxide layer 214, numbered 215 in FIG. 24c, extending across 212 and below the metal junction of node 210. A self-aligned implant is performed in the pattern 213 shown. This injection is carried out on metal plate 2
It is desirable that the area below plate 215 is not injected, but the area adjacent to plate 215 is injected.
Since 215 is made of metal, the area below 215 is not diffused in the horizontal direction, thereby achieving the desired result. Display RAM 414 and selection buffer 411 are shown in FIG. Chapter 24a
The RAM cell shown in FIGS. 24b, 24c, and 24d is shown as circuit 173 in FIGS. 25a and 25b. This RAM cell is addressed by a line 174 connecting from circuit 175. This circuit 175 receives input from the common line 406 previously described.
The RAM cells are segment X as explained earlier.
It receives inputs from line 415 and segment Y line 416 and also receives the TDO signal of device 191 shown in Figures 25a and 25b. The contents of the cell are output into a selection buffer shown as circuit 505. Output buffer 505 receives charges from capacitive elements 178 and 179,
Furthermore, these capacitive elements receive a timing signal COU2 from the circuit 177. The purpose of this additional charge is to drive the output of buffer 505 beyond the negative power supply value. As previously mentioned, this technique allows use with small power supplies. The output of the selection buffer is line 18
Line 180, shown as 0, connects directly to the liquid crystal device. Additional circuitry 176 is illustrated with signal φX occurring on line 181. φX
is the output buffer 50 from segment RAM 173.
This is a signal for transferring data to 5. line 96
5 is used to keep the display floating during test mode. Figure 24d is the second
Figure 4c shows a cross-sectional view of the portion of the RAM cell shown in Figure 4c. Substrate 217 has gap 2 that serves as a connection between diffusion region 212 and metal gate 215.
Please keep in mind that it includes 16.
第26図は、クロツク発生回路のブロツク図で
ある。ブロツク311は、線312を介して発振
器313を開始させる再生発振器(ticler
oseillator)を示している。発振器313は次に
リングカウンタ315に対し2つの発振信号を出
力する。リングカウンタ315はさらに線316
上に遅延バツフア317に対するタイミング信号
を出力する。遅延バツフア317は図で示したク
ロツクバツフア319に対し15の信号を線318
上に与える。9つのクロツク信号が線320上に
出力される。発振回路と再生回路の論理図を第2
7図に示す。ブロツク311は2つのスタテイツ
クコンバータ322及び323に接続するスタテ
イツクNANDゲート321を含む再生発振器の
為の論理を有している。容量素子324はインバ
ータ322の出力から接続されたスタテイツク
NANDゲート321の入力に接続されることに
注意して欲しい。この容量素子は装置323の出
力に電荷を追加していて装置を主要発振器34
7,348,349で駆動させている。前にも述
べたこの技術は、「ブートストラツピング」又は
負の電力供給より大きな電圧値での駆動と呼ばれ
ている。再成発振器の目的は、電力の上昇に伴つ
て発振器313を開始させることである。発振器
313は、交差結合されたNANDゲートと接続
する2つのインバータのループとして図示されて
いる。容量素子332及び341はこれらのイン
バータのループの中に設けられていて344,3
45の発振器出力に追加の電荷を与えていること
に注意しなくてはならない。インバータ330,
334及び338は、によつてゲート開閉
される。インバータ331,337,339は
OSCによつてゲート開閉される。インバータ3
35及び340は、第2図で示すスタテイツクイ
ンバータと同様である。NANDゲート328及
び329はそれぞれ信号A信号Bによつてゲート
開閉される。第28a図及び第28b図は発振器
313の回路図である。 FIG. 26 is a block diagram of the clock generation circuit. Block 311 starts a regenerative oscillator (ticler) which starts an oscillator 313 via line 312.
oseillator). Oscillator 313 then outputs two oscillation signals to ring counter 315. The ring counter 315 is further connected to the line 316
A timing signal for the delay buffer 317 is output to the top. Delay buffer 317 sends 15 signals to line 318 to clock buffer 319 shown in the figure.
Give on top. Nine clock signals are output on line 320. The logic diagram of the oscillation circuit and regeneration circuit is shown in the second section.
It is shown in Figure 7. Block 311 contains the logic for a regenerative oscillator including a static NAND gate 321 connected to two static converters 322 and 323. Capacitive element 324 is a static capacitor connected from the output of inverter 322.
Note that it is connected to the input of NAND gate 321. This capacitive element adds charge to the output of the device 323 and connects the device to the main oscillator 34.
It is driven by 7,348,349. This technique, previously mentioned, is called "bootstrapping" or driving with a voltage greater than the negative power supply. The purpose of the regeneration oscillator is to start the oscillator 313 as the power increases. Oscillator 313 is illustrated as a loop of two inverters connected with cross-coupled NAND gates. Capacitive elements 332 and 341 are provided in the loops of these inverters, and 344, 3
Note that we are providing additional charge to the oscillator output of 45. inverter 330,
334 and 338 are gated and closed by. Inverters 331, 337, 339
The gate is opened and closed by the OSC. Inverter 3
35 and 340 are similar to the static inverter shown in FIG. NAND gates 328 and 329 are gated and closed by signal A and signal B, respectively. 28a and 28b are circuit diagrams of the oscillator 313.
第29a図は前に示したリングカウンタ315
の概略図である。丸い囲みに入つた番号31,3
2,33,34,35及び36はこのような特別
なノードのある点を示している。これらの番号は
(第26図の)遅延バツフア回路317内の他の
箇所にもこれらの番号が使用されクロツクバツフ
アの為の信号を発生している。発振器313から
リングカウンタ315内への入力のタイミング表
は第30図に示されている。リングカウンタ31
5の出力に関するタイミング表は第31図で示さ
れている。波形につけた番号は第29a図の31
5で示した特定のノードに相当するということに
注意してもらいたい。デイスプレイを更新する時
はいつも、回路975はさらに速度を上げてデイ
スプレイ出力にブートストラツプされた電圧を与
えるように高速周期オペレーシヨンを選択する。
回路975(使用者によつて入力される)
がアクテイブである時にも高速周期オペレーシヨ
ンを選択する。再生発振器311(第26図)の
概略図999も図示されている。 FIG. 29a shows the ring counter 315 shown previously.
FIG. Number 31,3 in a round box
2, 33, 34, 35 and 36 indicate certain points of such special nodes. These numbers are also used elsewhere in delay buffer circuit 317 (FIG. 26) to generate signals for the clock buffer. The timing table for the input from oscillator 313 into ring counter 315 is shown in FIG. ring counter 31
The timing table for the output of 5 is shown in FIG. The number assigned to the waveform is 31 in Figure 29a.
Please note that this corresponds to the specific node shown in 5. Whenever the display is updated, circuit 975 selects a fast cycle operation to further increase the speed and provide a bootstrapped voltage at the display output.
Circuit 975 (input by user)
also selects fast cycle operation when is active. Also shown is a schematic diagram 999 of regenerative oscillator 311 (FIG. 26).
第29b図には遅延バツフア317の概略図が
示される。信号入力番号及び出力番号は第31図
に示すそれぞれのタイミング表の番号に該当する
ことを覚えておいて欲しい。遅延バツフア317
を設ける目的はリングカウンタ315の出力と論
理的に同一の信号を提供することであるがこのバ
ツフアの出力は、図で示すゲート付き容量素子を
用いることで負の供給電圧より低く「ブートスト
ラツプ」されている。これらの信号は第29c図
のクロツクバツフアを駆動させるために使用され
る。 A schematic diagram of delay buffer 317 is shown in FIG. 29b. Please remember that the signal input numbers and output numbers correspond to the respective timing table numbers shown in FIG. Delay buffer 317
The purpose of providing a signal that is logically the same as the output of ring counter 315 is that the output of this buffer can be "bootstrapped" below the negative supply voltage by using the gated capacitive element shown. has been done. These signals are used to drive the clock buffer of Figure 29c.
クロツクバツフア319に関する概略図は第2
9c図である。このようなバツフアはプツシユプ
ル回路で構成されるφ3及びφ4は、それぞれ容
量素子976及び977によつて負の電力供給電
圧より低い電圧となるよう「ブートストラツプ」
されている。 A schematic diagram of the clock buffer 319 is shown in the second section.
Fig. 9c. Such a buffer consists of a push-pull circuit, φ3 and φ4 are “bootstrapped” to a voltage lower than the negative power supply voltage by capacitive elements 976 and 977, respectively.
has been done.
第34図は前の概略図で使用した様々な論理形
式を示す概略図である。これらの図の多数は第4
c図、第4e図及び第4f図で示す低電力インバ
ータと同様である。 FIG. 34 is a schematic diagram illustrating the various logical forms used in previous schematic diagrams. Many of these figures
It is similar to the low power inverter shown in Figures c, 4e and 4f.
以上のようにして、LCDとのインターフエー
スに適した低電力の供給で使用可能な回路を提供
することができた。本発明に従えば、従来のよう
に特別にCMOS論理などの低電力回路を用いる
ことなくLCDインターフエース可能である。更
に本発明では低電力供給で使用可能なRAMセル
も提供することができた。さらに本発明を利用す
ることによつて従来のプレチヤージデイスチヤー
ジ回路スタテイツクコンバータCMOS等を使う
ことによつて生まれる欠点を回避して低電力供給
で使用できる発振及びクロツク回路を提供するこ
ともできる。 As described above, we were able to provide a circuit that can be used with a low power supply and is suitable for interfacing with an LCD. According to the present invention, it is possible to interface with an LCD without using a special low-power circuit such as CMOS logic as in the prior art. Furthermore, the present invention could also provide a RAM cell that can be used with low power supply. Further, by utilizing the present invention, it is possible to provide an oscillation and clock circuit that can be used with a low power supply and avoids the drawbacks caused by using conventional precharge discharge circuits, static converters, CMOS, etc. You can also do it.
このような利点を利用することによつて構成が
簡単でかつ低電力消費型の装置をマイクロコンピ
ユータ等と組合せて非常に現代的なニーズにあつ
た製品を提供することができ、あらゆる応用例に
おいて極めて良好な結果を得ることができるもの
と確信する。 By taking advantage of these advantages, it is possible to combine devices with simple construction and low power consumption, such as microcomputers, to provide products that meet very modern needs and can be used in any application. I am confident that we will be able to obtain very good results.
以上の説明に関連して以下の項を開示する。 The following sections are disclosed in connection with the above description.
(1) 出力線と;
ノードをプレチヤージする為の第1回路手段
と;
上記ノードに接続し選択された入力の発生に
従つて上記ノードを放電する第2回路手段と;
上記第2回路手段に接続しプレチヤージする
期間上記ノードを上記出力線から絶縁する第3
回路手段と;
を有する低電力回路。(1) an output line; first circuit means for precharging the node; second circuit means connected to said node for discharging said node in accordance with the occurrence of a selected input; and said second circuit means; a third circuit for isolating the node from the output line during connection and precharging;
A low power circuit having circuit means and;
(2) 表示すべきデータを受けとる入力回路手段
と;
上記入力回路手段に接続し、さらに第1のス
イツチ手段を含み、回路電力線によつて上記第
1のスイツチ手段に与えられる電圧量より大き
い電圧量の第1のスイツチ信号を与える第1の
スイツチ手段を持つセグメント出力回路であつ
て、上記第1のスイツチ手段が複数のデイスプ
レイセグメントに対し出力信号を与える上記セ
グメント出力回路と;
上記入力回路手段に接続するデイスプレイタ
イミング回路であつて上記回路電力線によつて
上記デイスプレイタイミング回路に与えられる
電圧量より大きい電圧量の第2のスイツチ信号
を与える上記デイスプレイタイミング回路であ
つてさらに時間間隔信号出力を提供する上記デ
イスプレイタイミング回路と;
を有するデイスプレイ回路。(2) input circuit means for receiving data to be displayed; connected to said input circuit means and further comprising first switch means, a voltage greater than the amount of voltage applied to said first switch means by the circuit power line; a segment output circuit having a first switch means for providing a first switch signal of a plurality of display segments; said segment output circuit having a first switch means for providing an output signal for a plurality of display segments; a display timing circuit connected to a display timing circuit for providing a second switch signal of a voltage amount greater than the voltage amount provided to the display timing circuit by the circuit power line, and further providing a time interval signal output; A display circuit comprising: the above display timing circuit;
(3) 第1のノードに接続する第1の端子と第1の
リフレツシユ線に接続する第2の端子を持つゲ
ート付き容量素子と;
上記第1のノードに接続する第1の端子と第
2のノードとビツト線に接続する第2の端子と
第2のリフレツシユ線に接続する第3の端子と
を持つ第1のトランジスタと;
電力線に接続する第1の端子と上記第2のノ
ードに接続する第2の端子と上記第1のノード
に接続する第3の端子とを持つ第2のトランジ
スタと;
上記第1のリフレツシユ線に与えられる第1
のリセツトリフレツシユ信号と;
上記第2のリフレツシユ線に与えられる上記
電力線に与えられる電圧より大きい電圧量の第
2のリフレツシユ信号とを有するメモリセル。(3) a gated capacitive element having a first terminal connected to the first node and a second terminal connected to the first refresh line; a first transistor having a second terminal connected to the node and the bit line, and a third terminal connected to the second refresh line; a first terminal connected to the power line and connected to the second node; a second transistor having a second terminal connected to the first node; and a third terminal connected to the first node;
a second refresh signal having a voltage amount greater than a voltage applied to the power line applied to the second refresh line.
(4) 各々のインバータ手段がノードをプレチヤー
ジする第1の回路手段を含む複数のインバータ
手段と;
上記ノードに接続し選択された入力信号の発
生に従つて上記ノードを放電する第2の回路手
段と;
上記第2の回路手段に接続しプレチヤージの
期間中、上記ノードを第1及び第2の出力線か
ら絶縁する第3の回路手段と;
上記第3の回路手段に接続する第1の出力線
と;
上記第2の回路手段に接続する第2の出力線
とを有するデジタルカウンタであつて、
上記インバータ手段は縦続接続で接続され、
次の段の入力に接続する前の段の第1の出力線
と、最初の段の入力に接続する最終段の第2の
出力線と、最終段の第1の出力線であるカウン
タ出力を有するデジタルカウンタ。(4) a plurality of inverter means, each inverter means including first circuit means for precharging a node; second circuit means connected to said node for discharging said node in accordance with the occurrence of a selected input signal; and; third circuit means connected to said second circuit means for isolating said node from said first and second output lines during precharge; and; a first output connected to said third circuit means. a second output line connected to said second circuit means, said inverter means being connected in a cascade connection;
The first output line of the previous stage is connected to the input of the next stage, the second output line of the final stage is connected to the input of the first stage, and the counter output is the first output line of the final stage. Digital counter with.
(5) 第1及び第2のラツチ入力と第1及び第2の
ラツチ出力を有するラツチと;
上記第1のラツチ出力に接続し少くとも1つ
のスタテイツクインバータを持ち縦続接続で接
続され、最終段のインバータ出力が第1のラツ
チ入力に接続する複数のダイナミツクインバー
タを有する第1のループと;
第2のラツチ出力に接続し、少くとも1つの
スタテイツクインバータを持ち縦続接続で接続
され、最終段のインバータ出力が第2のラツチ
入力に接続する複数のダイナミツクインバータ
を有する第2のループと;
上記のループの少くとも1つに接続する初期
化回路と;
上記第1のループ内のインバータの出力と上
記第1のラツチ出力の間に接続される第1の電
荷蓄積手段と;
上記第2のループ内のインバータ出力と上記
第2のラツチ出力の間に接続される第2の電荷
蓄積手段と;
を有する発振器回路。(5) a latch having first and second latch inputs and first and second latch outputs; connected to said first latch output and having at least one static inverter connected in cascade; a first loop having a plurality of dynamic inverters whose inverter outputs of the stages are connected to a first latch input; connected to a second latch output and having at least one static inverter connected in cascade; a second loop comprising a plurality of dynamic inverters, the output of the inverter of the last stage being connected to the second latch input; an initialization circuit connected to at least one of said loops; a first charge storage means connected between the output of the inverter and the first latch output; a second charge storage means connected between the inverter output and the second latch output in the second loop; an oscillator circuit having storage means;
(6) オフ状態の期間中スイツチ回路によつて電力
を消費しないようにし、オン状態の期間中上記
スイツチ回路内の直流電流を減少させるラツチ
と;
上記ラツチに接続し上記オン状態の期間中は
電力供給を実行できるようにしオフ状態の間上
記電力供給を行えないようにする第1の回路手
段と;
上記ラツチ手段に接続し上記ラツチの状態を
変更させる第2の回路とを;
有するスイツチ回路。(6) a latch that prevents power from being dissipated by the switch circuit during the OFF state and reduces direct current in the switch circuit during the ON state; a switch circuit comprising: first circuit means for enabling power supply and disabling said power supply during an off state; and second circuitry connected to said latching means for changing the state of said latch. .
第1a図は充電/放電論理の概略図であり、第
1b図は充電/放電論理のタイミング図であり、
第2図はスタテイツクインバータの概略図であ
り、第3図はCMOSインバータの概略図であり、
第4a図、第4b図、第4c図及び第4d図はそ
れぞれ低電力MOSインバータの概略図であり、
第4e図は第4図c図に示された低電力MOS回
路を記号的に表現した図であり、第4f図は第4
c図の低電力MOS回路のタイミング図であり、
第5図は低電力MOS回路を用いたマイクロコン
ピユータのブロツク図であり、第6a図及び第6
b図は命令デコード論理配列の略図であり、第6
c図及び第6d図は付加命令デコード論理の概略
図であり、第7図は定数及びキーボード論理の概
略図であり、第8a図及び第8b図はリードオン
リーメモリ(ROM)の概略図であり、第9a図
及び第9b図はプログラムカウンタの概略図であ
り、第10a図から第10d図はチヤプタレジス
タ及びページレジスタの概略図であり、第11a
図及び第11b図は演算論理ユニツト、Yレジス
タ及び累算器の概略図であり、第12図はランダ
ムアクセスメモリ(RAM)の概略図であり、第
13図はRAMをアドレス指定するためのXデコ
ード回路の概略図であり、第14a図及び第14
b図はXレジスタアドレス回路と書き込み論理の
概略図であり、第15図は桁ラツチ回路の概略図
であり、第16図は初期化回路とテストラツチの
図であり、第17図はレジスタ出力回路の概略図
であり、第18図はキーボード入力回路と集積オ
ン/オフスイツチの概略図であり、第19a図か
ら第19c図はプログラムロジツク配列の出力の
概略図であり、第20図はセグメント線回路の概
略図であり、第21図は液晶デイスプレイ出力回
路のブロツク図であり、第22a図及び第22b
図は共通タイム発生回路の概略図であり、第23
a図及び第23b図は抵抗分配回路及び共通バツ
フアの概略図であり、第24a図はデイスプレイ
RAMに含まれるRAMセルの概略図であり、第
24b図は表示RAMセルのタイミング図であ
り、第24c図は表示RAMセル構造の概略図で
あり、第24d図は第24c図で示されたRAM
セルの断面の概略図であり、第25a図及び第2
5b図は表示RAM及びセグメントバツフアの回
路図であり、第26図は発振器とクロツクフエイ
ズ発生器のブロツク図であり、第27図は発振器
の論理図であり、第28a図及び第28b図は発
振器の回路図であり、第29a図はリングカウン
タと再生発振器と高/低周波数回路の回路図であ
り、第29b図は遅延バツフアの回路図であり、
第29c図はクロツクバツフアの回路図であり、
第30図は発振器出力のタイミング図であり、第
31図はリングカウンタ出力のタイミング図であ
り、第32図は遅延バツフアのタイミング図であ
り、第33図はクロツクバツフア出力のタイミン
グ図であり、第34図は前の図中で用いられた論
理形式の概略図である。
800……ノード、802……空乏領域、80
8,809……装置、820……ラツチ、827
……ゲート、400……共通タイム発生器、45
7……クロスラツチ、408……共通バツフア。
FIG. 1a is a schematic diagram of the charge/discharge logic, and FIG. 1b is a timing diagram of the charge/discharge logic;
Fig. 2 is a schematic diagram of a static inverter, and Fig. 3 is a schematic diagram of a CMOS inverter.
Figures 4a, 4b, 4c and 4d are schematic diagrams of low power MOS inverters, respectively;
Figure 4e is a symbolic representation of the low power MOS circuit shown in Figure 4c, and Figure 4f is a diagram symbolically representing the low power MOS circuit shown in Figure 4c.
It is a timing diagram of the low power MOS circuit of figure c,
Figure 5 is a block diagram of a microcomputer using a low power MOS circuit, and Figures 6a and 6
Figure b is a schematic diagram of the instruction decode logic arrangement;
Figures c and 6d are schematic diagrams of additional instruction decode logic, Figure 7 is a schematic diagram of constant and keyboard logic, and Figures 8a and 8b are schematic diagrams of read only memory (ROM). , 9a and 9b are schematic diagrams of the program counter, 10a to 10d are schematic diagrams of the chapter register and page register, and 11a to 10d are schematic diagrams of the chapter register and page register.
Figure 11b is a schematic diagram of the arithmetic logic unit, Y register and accumulator, Figure 12 is a schematic diagram of a random access memory (RAM), and Figure 13 is a schematic diagram of the 14A and 14B are schematic diagrams of decoding circuits;
Figure b is a schematic diagram of the X register address circuit and write logic, Figure 15 is a schematic diagram of the digit latch circuit, Figure 16 is a diagram of the initialization circuit and test latch, and Figure 17 is a diagram of the register output circuit. 18 is a schematic diagram of the keyboard input circuit and integrated on/off switch, FIGS. 19a-19c are schematic diagrams of the output of the program logic arrangement, and FIG. 20 is a schematic diagram of the segment line. FIG. 21 is a block diagram of a liquid crystal display output circuit; FIG. 22a and 22b are schematic diagrams of the circuit;
The figure is a schematic diagram of the common time generation circuit, and the 23rd
Figures a and 23b are schematic diagrams of the resistor distribution circuit and common buffer, and figure 24a is a diagram of the display.
24b is a schematic diagram of a RAM cell included in the RAM, FIG. 24b is a timing diagram of a display RAM cell, FIG. 24c is a schematic diagram of a display RAM cell structure, and FIG. 24d is a schematic diagram of a display RAM cell structure shown in FIG. 24c. RAM
25a and 25 are schematic cross-sectional views of the cell;
Figure 5b is a circuit diagram of the display RAM and segment buffer, Figure 26 is a block diagram of the oscillator and clock phase generator, Figure 27 is a logic diagram of the oscillator, and Figures 28a and 28b are the oscillator. FIG. 29a is a circuit diagram of a ring counter, regenerative oscillator, and high/low frequency circuit, and FIG. 29b is a circuit diagram of a delay buffer.
Figure 29c is a circuit diagram of a clock buffer;
FIG. 30 is a timing diagram of the oscillator output, FIG. 31 is a timing diagram of the ring counter output, FIG. 32 is a timing diagram of the delay buffer, FIG. 33 is a timing diagram of the clock buffer output, and FIG. Figure 34 is a schematic diagram of the logical form used in the previous figures. 800... Node, 802... Depletion region, 80
8,809...device, 820...latch, 827
...Gate, 400...Common time generator, 45
7...Cross latch, 408...Common buffer.
Claims (1)
1及び第2の回路手段と、 (c) 逆位相の関係にある第1及び第2のクロツク
信号を供給する第1及び第2のクロツク手段と
を有するインバータ回路であつて、 上記第1の回路手段は、直列に接続された一導
電型の第1、第2、及び第3のトランジスタを含
み、第1、第2、第3のトランジスタのゲートに
はそれぞれ第1のクロツク信号、第2のクロツク
信号、入力信号が供給され、更に、第1の回路手
段は、第2のクロツク信号及び入力信号に応答し
て第1及び第2のトランジスタを結合するノード
を昇圧可能な手段を含み、 上記第2の回路手段は、直列に接続された一導
電型の第4、第5、及び第6のトランジスタを含
み、第4のトランジスタのゲートは上記ノードに
接続され、第5、第6のトランジスタのゲートに
はそれぞれ第2クロツク信号、入力信号が供給さ
れ、第5と第6のトランジスタ間に出力端子を形
成したことを特徴とする低電力回路。 2 特許請求の範囲第1項において、上記第5の
トランジスタと第6のトランジスタの間に第7の
トランジスタを設け、第7のトランジスタのゲー
トには上記第2のクロツク信号が供給され、第5
と第7のトランジスタ間に第1の出力端子を形成
し、第7と第6のトランジスタ間に第2の出力端
子を形成したことを特徴とする低電力回路。 3 (a) 第1及び第2の電源ラインと、 (b) 第1及び第2の電源ライン間に配置された第
1及び第2の回路手段と、 (c) 逆位相の関係にある第1及び第2のクロツク
信号を供給する第1及び第2のクロツク手段と
を有するインバータ回路であつて、 上記第1の回路手段は、直列に接続された一導
電型の第1及び第2のトランジスタを含み、第
1、第2のトランジスタのゲートにはそれぞれ第
1のクロツク信号、入力信号が供給され、更に、
第1の回路手段は、第2のクロツク信号を入力し
第1及び第2のトランジスタを結合するノードを
昇圧可能な手段を含み、 上記第2の回路手段は、直列に接続された一導
電型の第3、第4、及び第5のトランジスタを含
み、第3のトランジスタのゲートは上記ノードに
接続され、第4、第5のトランジスタのゲートに
はそれぞれ第2クロツク信号、入力信号が供給さ
れ、第4と第5のトランジスタ間に出力端子を形
成したことを特徴とする低電力回路。[Claims] 1 (a) first and second power supply lines; (b) first and second circuit means disposed between the first and second power supply lines; (c) reverse an inverter circuit comprising first and second clock means for supplying first and second clock signals in a phase relationship, the first circuit means comprising one conductivity type clock signal connected in series; A first clock signal, a second clock signal, and an input signal are supplied to the gates of the first, second, and third transistors, respectively. The first circuit means includes means capable of boosting a node coupling the first and second transistors in response to a second clock signal and an input signal, said second circuit means comprising serially connected transistors. It includes fourth, fifth, and sixth transistors of one conductivity type, the gate of the fourth transistor is connected to the node, and the gates of the fifth and sixth transistors are connected to a second clock signal and an input signal, respectively. A low power circuit characterized in that the output terminal is formed between the fifth and sixth transistors. 2. In claim 1, a seventh transistor is provided between the fifth transistor and the sixth transistor, the gate of the seventh transistor is supplied with the second clock signal, and the fifth
and a seventh transistor, and a second output terminal is formed between the seventh and sixth transistors. 3 (a) first and second power supply lines; (b) first and second circuit means disposed between the first and second power supply lines; and (c) first and second circuit means disposed between the first and second power supply lines; an inverter circuit comprising first and second clock means for supplying first and second clock signals, the first circuit means having first and second clock means of one conductivity type connected in series; a first clock signal and an input signal are supplied to the gates of the first and second transistors, respectively;
The first circuit means includes means capable of inputting a second clock signal and boosting a node connecting the first and second transistors; The gate of the third transistor is connected to the node, and the gates of the fourth and fifth transistors are supplied with a second clock signal and an input signal, respectively. , a low power circuit characterized in that an output terminal is formed between the fourth and fifth transistors.
Applications Claiming Priority (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US33502981A | 1981-12-24 | 1981-12-24 | |
US06/334,486 US4535465A (en) | 1981-12-24 | 1981-12-24 | Low power clock generator circuit |
US06/335,028 US4495426A (en) | 1981-12-24 | 1981-12-24 | Low power inverter circuit |
US06/334,487 US4560954A (en) | 1981-12-24 | 1981-12-24 | Low power oscillator circuit |
US334487 | 1981-12-24 | ||
US335029 | 1981-12-24 | ||
US33485081A | 1981-12-28 | 1981-12-28 | |
US06/334,852 US4491938A (en) | 1981-12-28 | 1981-12-28 | Low voltage RAM cell |
US334850 | 1981-12-28 | ||
US335028 | 1989-04-07 | ||
US334486 | 2002-12-30 | ||
US334852 | 2002-12-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58127431A JPS58127431A (en) | 1983-07-29 |
JPH0548008B2 true JPH0548008B2 (en) | 1993-07-20 |
Family
ID=27559759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57235164A Granted JPS58127431A (en) | 1981-12-24 | 1982-12-23 | Low power circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58127431A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63204815A (en) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | Semiconductor logic circuit |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5236828B2 (en) * | 1973-03-20 | 1977-09-19 | ||
GB2066009A (en) * | 1979-12-14 | 1981-07-01 | Philips Electronic Associated | Ratioless two phase shift register bit |
-
1982
- 1982-12-23 JP JP57235164A patent/JPS58127431A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58127431A (en) | 1983-07-29 |
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