JPH0546366Y2

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Publication number: JPH0546366Y2
Application number: JP12039088U
Authority: JP
Priority date: 1988-09-16
Filing date: 1988-09-16
Publication date: 1993-12-03
Anticipated expiration: 2003-09-16
Also published as: JPH0243047U

Description

【考案の詳細な説明】（考案の属する技術分野）本考案は、デイジタルデータ伝送系において波
形整形を行つて符号間干渉を許容したパーシヤル
レスポンス系の受信装置に用いられる復調回路に
係り、特にデータの判定回路に関するものであ
る。[Detailed description of the invention] (Technical field to which the invention pertains) The present invention relates to a demodulation circuit used in a partial response receiving device that performs waveform shaping to tolerate intersymbol interference in a digital data transmission system, and in particular, The present invention relates to a data determination circuit.

（従来技術とその問題点）パーシヤルレスポンス系の信号を復調する復調
回路における符号判定器の判定レベル（閾値）
は、従来波形整形を行わないフルレスポンス信号
の場合と同様に固定の閾値を用いていた。しか
し、データパルスの中間レベルに固定された閾値
では、波形整形されたパーシヤルレスポンス系の
信号のパルスの最大レベルがフルレスポンス信号
の場合と比べて低い信号が存在するために、信号
に重畳された雑音などによつて固定された閾値を
横切りデータの「０」か「１」かの判定に誤りを
生ずる欠点があつた。(Prior art and its problems) Judgment level (threshold) of a sign judger in a demodulation circuit that demodulates a partial response signal
Conventionally, a fixed threshold was used as in the case of a full response signal without waveform shaping. However, when the threshold is fixed at the intermediate level of the data pulse, the maximum pulse level of the waveform-shaped partial response signal is lower than that of the full response signal, so it is superimposed on the signal. There is a drawback in that data may cross a fixed threshold due to noise or the like, resulting in an error in determining whether the data is ``0'' or ``1''.

（考案の目的）本考案の目的は、符号間干渉が許容されたパー
シヤルレスポンス系において、着目する判定すべ
きデータビツトの信号波形をその前後のビツトの
状態から予想し、レベル判定の閾値を固定にしな
いで前後のビツトの状態によつて数種類の値の中
から選択した一つの値をとることによつて誤り率
の改善を図つた復調回路を提供することにある。(Purpose of the invention) The purpose of the invention is to predict the signal waveform of the data bit to be judged based on the state of the bits before and after it in a partial response system where intersymbol interference is allowed, and to set the threshold for level judgment. It is an object of the present invention to provide a demodulation circuit which improves the error rate by taking one value selected from several kinds of values depending on the state of the preceding and succeeding bits without fixing the value.

（考案の構成と動作）本考案は、パーシヤルレスポンス系のデータ伝
送における受信側の復調回路のデータ判定回路と
して、デイジタル素子を用いて判定を行うもので
あり、経年変化，温度変化等の状況に応じても安
定した動作を行うことを特徴とするものである。(Structure and operation of the invention) The present invention uses a digital element to perform judgment as a data judgment circuit of a demodulation circuit on the receiving side in partial response type data transmission, and uses a digital element to make judgments based on conditions such as aging and temperature changes. It is characterized by stable operation even in response to

以下図面により本考案を詳細に説明する。 The present invention will be explained in detail below with reference to the drawings.

パーシヤルレスポンス系信号の受信信号は、第
１図１に示すようなアイパターンを持つ。この図
からわかるように、データのとりうる値が「１」
と「０」の２値である場合でも、判定器に入る前
の値は、図のＣ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈで示される
６種の値をとり、データの「１」および「０」に
対しそれぞれ３種ずつの値が対応する。例えば、
データ列が３ビツトの場合、第１図２に示したア
イパターンの部分説明図のように、データ列が
「111」のとき判定器に入る前の値は実線でＣ点を
通る。またデータ列が「110」のときは破線でＤ
点を通り、「101」のときは一点鎖線でＥ点を通
る。このようにデータ列に応じて中央のビツトが
「１」であつても前後のビツトによつて通る値が
異なり、３つの値Ｃ，Ｄ，Ｅのいずれかを通るこ
とになる。従つて、中央のデータが「１」のとき
はＣ，Ｄ，Ｅのいずれかを通り、「０」のときは
「１」のときを逆にして考えればよいからＨ，Ｇ，
Ｆのいずれかを通る。 A received partial response signal has an eye pattern as shown in FIG. As you can see from this figure, the possible value of the data is "1"
Even if the data has two values, ``1'' and ``0'', the value before entering the judge takes 6 types of values shown by C, D, E, F, G, and H in the figure, and the data ``1'' and ``0''. Three types of values each correspond to "0". for example,
When the data string is 3 bits, as shown in the partial explanatory diagram of the eye pattern shown in FIG. 1, when the data string is "111", the value before entering the determiner is a solid line passing through point C. Also, when the data string is "110", the dashed line indicates D.
When it is "101", it passes through point E with a dashed-dotted line. In this way, depending on the data string, even if the central bit is "1", the values passed will differ depending on the bits before and after it, and will pass through one of the three values C, D, and E. Therefore, when the central data is "1", it passes through C, D, or E, and when it is "0", it is necessary to reverse the case of "1", so H, G,
Pass through either F.

以上のことから、「１」と「０」を識別するた
めには、固定のただ１つの閾値ではなく数種類の
閾値を用意し、それらを選択して用いることによ
つて誤り率の改善を図ることが出来ることがわか
る。 From the above, in order to distinguish between "1" and "0", it is necessary to prepare several types of thresholds instead of a single fixed threshold, and to improve the error rate by selecting and using them. I can see that it is possible.

第３図は、本考案の回路を適用したデータ伝送
系の構成を示すブロツク図である。第３図におい
て、入力データＩは低域ろ波器（LPF）３１で
パーシヤルレスポンス系の波形整形がなされ、変
調器３２で搬送波を変調し、伝送路３３を経て復
調器３４でベースバンド信号Ａに変換され、復調
回路３５で２値判定されて出力Ｂが得られる。本
考案は、この復調回路３５を実現するものであ
る。 FIG. 3 is a block diagram showing the configuration of a data transmission system to which the circuit of the present invention is applied. In FIG. 3, input data I is subjected to partial response waveform shaping by a low-pass filter (LPF) 31, modulated by a carrier wave by a modulator 32, passed through a transmission line 33, and converted into a baseband signal by a demodulator 34. A is converted into A, and a binary decision is made in the demodulation circuit 35 to obtain an output B. The present invention realizes this demodulation circuit 35.

第２図は、本考案の復調回路の実施例を示す回
路ブロツク図である。 FIG. 2 is a circuit block diagram showing an embodiment of the demodulation circuit of the present invention.

第２図において、Ａは復調されたバイポーラの
ベースバンド入力信号であり、この信号が第１図
に示すアイパターンを与えるものである。Ｂは出
力データである。第２図の２１はAD変換器であ
り、その量子化ビツト数はＮである。２２はシフ
トレジスタ（遅延素子）であり、それぞれの枠は
１ビツトのメモリを表し、本例では５段（ａ，
ｂ，ｃ，ｄ，ｅ）のシフトレジスタを示す。２３
と２５は同様に３段のシフトレジスタで、２３と
２５の間には同様なものがＮ−３個ある。２６は
変換テーブルであり、着目するデータビツトの前
後のビツトそれぞれ２ビツトの状態から与えられ
る閾値と、着目するデータビツトの判定すべきア
ナログ電圧を量子化した値のとりうる全ての値に
ついて予め比較して、そのときの出力データを書
き込むものであり、素子としてROMが用いられ
る。この出力Ｂは判定されたデータとして出力さ
れる。２７はタイミング同期回路であり、入力信
号Ａを入力して判定すべきタイミングＴを各部に
与えるものである。 In FIG. 2, A is the demodulated bipolar baseband input signal, which provides the eye pattern shown in FIG. B is output data. 21 in FIG. 2 is an AD converter, the number of quantization bits of which is N. 22 is a shift register (delay element), each frame represents a 1-bit memory, and in this example there are 5 stages (a,
b, c, d, e) shift registers are shown. 23
and 25 are similarly three-stage shift registers, and there are N-3 similar ones between 23 and 25. Reference numeral 26 is a conversion table that compares in advance all possible values of the quantized analog voltage of the data bit of interest with the threshold value given from the state of 2 bits before and after the data bit of interest. Then, the output data at that time is written, and a ROM is used as the element. This output B is output as determined data. 27 is a timing synchronization circuit which inputs the input signal A and gives timing T to be determined to each section.

第４図は、本考案による第２図の回路の各部の
信号波形を示すタイムチヤートである。ここでは
説明を簡明にするために、符号間干渉量を前後２
ビツトとし、符号化を２値符号化とし、また変復
調方式としてはGMSK（Gaussian minimum
shift keying）方式の場合の周波数検波動作につ
いて説明する。これは他の方式を用いた場合にも
容易に拡張が可能であることは明らかである。 FIG. 4 is a time chart showing signal waveforms at various parts of the circuit of FIG. 2 according to the present invention. Here, to simplify the explanation, the amount of intersymbol interference is
bit, the encoding is binary encoding, and the modulation and demodulation method is GMSK (Gaussian minimum
The frequency detection operation in the case of the shift keying method will be explained. It is clear that this can be easily expanded using other methods.

ここでは送信データとして「01^010」としてい
る。ここで、着目するビツトは「∧」印をつけた
データである。これと識別すべきデータは
「01^110」であり、ここで「∧」印のついたビツト
が着目すべきデータで「０」から「１」へ変わつ
たことを示す。前者を第４図のｃの実線で後者を
破線で示す。第４図のｄの矢印４１〜４５は判定
のタイミング（判定点）であり、タイミング同期
回路２７で作られる。番号は説明のためにつけた
ものであり、４３のタイミングで標本化した値が
「01010」のときは第４図ｃの実線上のＦであり、
「01110」のときは同じく第４図ｃの破線上のＥで
ある。これらは第１図のＦ，Ｅに相当する。従つ
てこれらを識別するためには、この両者の中間に
レベル判定の閾値を設定するのが最適であり、こ
れは第４図ｃの右側に矢印で示した値Ｘである。
この値Ｘは、着目する符号の前後２ビツトが両者
の符号シーケンスで同じであるから、これらの値
は第２図の遅延素子２２のａ，ｂ，ｄ，ｅのそれ
ぞれの出力に相当する。即ち、ａの出力はタイミ
ング４１のときの値の「０」、ｂの出力はタイミ
ング４２のときの「１」、ｄの出力はタイミング
４４のときの「１」、ｅの出力はタイミング４５
のときの「０」である。また、タイミング４１の
ときのアナログ値は第２図のシフトレジスタ２２
ａ，２３ｆ，……，２５ｉにそれぞれ記憶され
る。同様にタイミング４２のときの値は２２ｂ，
２３ｇ，……，２５ｊに、またタイミング４３の
ときの値は２２ｃ，２３ｈ，……，２５ｋにそれ
ぞれ記憶される。 Here, "01^010" is used as the transmission data. Here, the bits of interest are the data marked with "∧". The data to be identified is "01^110", where the bit marked with "∧" indicates that the data of interest has changed from "0" to "1". The former is shown by a solid line in FIG. 4c, and the latter by a broken line. Arrows 41 to 45 in d of FIG. 4 are determination timings (determination points), which are generated by the timing synchronization circuit 27. The numbers are added for explanation, and when the value sampled at timing 43 is "01010", it is F on the solid line in Figure 4 c,
When it is "01110", it is also E on the broken line in FIG. 4c. These correspond to F and E in FIG. Therefore, in order to distinguish between these, it is optimal to set a threshold for level determination between these two, and this is the value X shown by the arrow on the right side of FIG. 4c.
This value X corresponds to the respective outputs of a, b, d, and e of the delay element 22 in FIG. 2, since the two bits before and after the code of interest are the same in both code sequences. That is, the output of a is "0" at timing 41, the output of b is "1" at timing 42, the output of d is "1" at timing 44, and the output of e is "1" at timing 45.
It is "0" when . Also, the analog value at timing 41 is the shift register 22 in FIG.
a, 23f, . . . , 25i, respectively. Similarly, the value at timing 42 is 22b,
The values at timing 43 are stored in 23g, . . . , 25j, and the values at timing 43 are stored in 22c, 23h, .

従つて、第２図の変換テーブル２６には、着目
するビツトの前後それぞれ２ビツトの判定値（第
２図の遅延素子２２のａ，ｂおよびｄ，ｅの出
力）と着目するビツトのアナログ電圧を量子化し
た値（第２図の遅延素子２２ｃ，２３ｈ，……，
２５ｋ）が入力され、前者で決まる第４図の波形
ｃの閾値Ｘに対して、入力されるアナログ電圧が
波形ｃのＥ側かＦ側かで着目すべきデータが
「１」か「０」かが判定される。 Therefore, the conversion table 26 in FIG. 2 contains the judgment values of two bits before and after the bit of interest (the outputs of a, b, d, and e of the delay element 22 in FIG. 2) and the analog voltage of the bit of interest. quantized values (delay elements 22c, 23h, . . . in FIG. 2)
25k) is input, and the data to be focused on is "1" or "0" depending on whether the input analog voltage is on the E side or the F side of waveform c for the threshold value X of waveform c in FIG. 4, which is determined by the former. It is determined whether

（考案の効果）以上詳細に説明したように、本考案によるパー
シヤルレスポンス系受信復調回路に用いられる判
定回路を用いることにより、パーシヤルレスポン
ス系特有の前後のビツトへの符号間干渉の特性を
利用して、着目するビツトを判定するための閾値
を変えることによつて符号誤り率特性を改善する
ことができる。さらに、回路の温度変化，経年変
化に対しても大きな効果がある。(Effects of the invention) As explained in detail above, by using the judgment circuit used in the partial response reception demodulation circuit according to the invention, the characteristics of intersymbol interference on the preceding and succeeding bits, which is peculiar to the partial response system, can be evaluated. The bit error rate characteristics can be improved by changing the threshold value for determining the bit of interest. Furthermore, it has a great effect on temperature changes and aging of the circuit.

[Brief explanation of the drawing]

第１図はパーシヤルレスポンス系受信信号のア
イパターン、第２図は本考案による復調回路を示
すブロツク図、第３図はデイジタル伝送系のブロ
ツク図、第４図はタイミングチヤートである。２１……AD変換器、２２，２３，２４……シ
フトレジスタ（遅延素子）、２６……変換テーブ
ル、２７……タイミング同期回路、３１……
LPF、３２……変調器、３３……伝送路、３４
……復調器、３５……復調回路、４１〜４５……
判定タイミング。 FIG. 1 is an eye pattern of a partial response system received signal, FIG. 2 is a block diagram showing a demodulation circuit according to the present invention, FIG. 3 is a block diagram of a digital transmission system, and FIG. 4 is a timing chart. 21...AD converter, 22, 23, 24...shift register (delay element), 26...conversion table, 27...timing synchronization circuit, 31...
LPF, 32...Modulator, 33...Transmission line, 34
... Demodulator, 35 ... Demodulation circuit, 41 to 45 ...
Judgment timing.

Claims

[Claims for Utility Model Registration] In a reception demodulation circuit in partial response data transmission, a first output for determining a demodulated baseband signal having a quantization bit number N and a threshold value of 0; 1) an AD converter that performs digital conversion to obtain the first output, a five-stage shift register that inputs the first output, and a five-stage shift register that inputs the (N-1) outputs, respectively. ) three-stage shift registers, the output of each stage of the five-stage shift registers, and (N
-1) outputs of each third stage,
The threshold value is selected from among three types of threshold values set in advance based on the levels of the two bits before and after the bit of interest in the first, second, fourth, and fifth stages of the five-stage shift register. A demodulation circuit comprising: a conversion table that compares a determination threshold value with a value of the bit output of interest in the third stage to identify and determine data and output the result.