JPH054634U - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
- Publication number
- JPH054634U JPH054634U JP4933891U JP4933891U JPH054634U JP H054634 U JPH054634 U JP H054634U JP 4933891 U JP4933891 U JP 4933891U JP 4933891 U JP4933891 U JP 4933891U JP H054634 U JPH054634 U JP H054634U
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- analog
- digital conversion
- analog signal
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- Pending
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Abstract
(57)【要約】
【目的】 アナログ・デジタル変換回路において、ノイ
ズの影響を受けない正確なアナログ・デジタル変換を可
能にすることを目的とする。 【構成】 アナログ・デジタル変換回路において、アナ
ログ信号を入力するアナログ信号入力端子6と、入力し
たアナログ信号をその大きさに応じた周波数のパルス列
に変換する電圧/周波数変換器2と、パルス列を絶縁す
るシールド付フォトカプラ3と、絶縁されたパルス列の
高周波成分を取り除くフィルタ手段7と、高周波成分を
取り除いたパルス列を計数するカウンタ5から構成され
ることを特徴とする。
ズの影響を受けない正確なアナログ・デジタル変換を可
能にすることを目的とする。 【構成】 アナログ・デジタル変換回路において、アナ
ログ信号を入力するアナログ信号入力端子6と、入力し
たアナログ信号をその大きさに応じた周波数のパルス列
に変換する電圧/周波数変換器2と、パルス列を絶縁す
るシールド付フォトカプラ3と、絶縁されたパルス列の
高周波成分を取り除くフィルタ手段7と、高周波成分を
取り除いたパルス列を計数するカウンタ5から構成され
ることを特徴とする。
Description
【0001】
本考案は、制御装置、データ入出力装置などに適用されるアナログ・デジタル 変換回路に関する。
【0002】
従来、アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路に は多くの回路構成が考えられるが、その1つに入力したアナログ信号をパルス列 に変換し、そのパルス列を計数することにより入力アナログ信号を計測する構成 がある。この従来技術においてはパルス列の状態で絶縁が可能なため、絶縁が容 易であることおよび安価であることが特徴である。
【0003】 図2はそのような従来のアナログ・デジタル変換回路の1例を示し、入力端子 6から入力されるアナログ信号は計装増幅器1により適切な電圧値となり、この 電圧値は電圧/周波数変換器(V/F変換器)2によりパルス列に変換される。 このパルス列はV/F変換器2に入力される電圧値の大きさに応じてその周波数 が変化するが、こうしたV/F変換器2は市販されており簡単に入手できる。変 換されたパルス列はフォトカプラ4によって絶縁されて出力に伝達されるが、ア ナログ信号の絶縁に比べデジタル信号の絶縁は、基本的にフォトカプラ4と2つ の抵抗20、21で構成できるため非常に安価である。最終的にこの従来例では このパルス列をカウンタ5で計数し、その周波数を求めて入力の電圧値を逆算す ることができる。たとえばV/F変換器2における変換を1Vが1kHzに変換 されるとして2msの間にカウンタが5カウントすれば、1カウントに要する時 間は(2/5)msであるから、周波数は1/(2/5×10-3)=2.5kH zとなり、したがってアナログ信号は2.5Vとなる。これらの変換周波数は求 められる精度や演算時間の制限によって選定される。 このような構成のアナログ・デジタル変換回路は安価に実現できるが変換時間 が長いため、温度データなどの比較的変化が遅い入力信号に対して適用される。
【0004】
しかしながら従来のアナログ・デジタル変換回路においては、ノイズに弱いと いう欠点があった。すなわち入力信号にノイズが混入すると、計装増幅器1から フォトカプラ4の発光側に至る1次側の電圧レベルとフォトカプラ4の受光側か らカウンタ5に至る2次側の電圧レベルとの間にアンバランスが生じ、フォトカ プラ4にて偽の信号が伝達される状態が作られる。図4にフォトカプラ4のノイ ズの影響を示す。テストノイズ発生器8により1次側と2次側の電圧レベルにア ンバランスを発生させた場合、その出力が高レベル(5V)ならばノイズの立ち 上がり時に低レベルならばノイズの立ち下がり時に、誤った出力が発生する。こ のため図5に示すようにカウンタはたとえば3パルスであるところを5カウント で計数し、誤った変換を行ってしまうことがあった。なお図4ではノイズが直接 2次側に結合しないようにシールド付フォトカプラを使用して実験したものであ る。
【0005】
本考案は上記課題を解決するために、アナログ信号をデジタル信号に変換する アナログ・デジタル変換回路において、アナログ信号を入力するアナログ信号入 力手段と、入力したアナログ信号をその大きさに応じた周波数のパルス列に変換 する電圧/周波数変換手段と、パルス列を絶縁する絶縁手段と、絶縁されたパル ス列の高周波成分を取り除くフィルタ手段と、高周波成分を取り除いたパルス列 を計数する計数手段から構成されることを特徴とする。
【0006】
本考案によれば前記のようなアナログ・デジタル変換回路において、入力した アナログ信号を電圧/周波数変換手段によりその大きさに応じた周波数のパルス 列に変換して絶縁手段により絶縁されたパルス列の高周波成分をフィルタ手段に より取り除いてから計数することによって絶縁されたパルス列中の高周波成分が 取り除かれる。絶縁されたパルス列に発生するノイズ信号は、本来のパルスに比 べるとその時間幅が非常に短いことが一般的である。そこでフィルタ手段を構成 する抵抗とコンデンサを適切に選定することにより、計数手段に入力されるパル ス列は立ち上がりおよび立ち下がりの急俊な変化がなくなり、緩やかに変化する 波形となり、ノイズ信号がカウンタのしきい値に達しないようにすることができ るので、ノイズによる誤ったカウントを行わないようにすることができる。
【0007】
図1において入力端子6から入力されるアナログ信号を計装増幅器1により適 切な電圧値とし、それをV/F変換器2により電圧の大きさに応じた周波数のパ ルス列に変換することは従来と同様である。このパルス列を完全に絶縁するため に本考案においては1次側と2次側を電気的に遮蔽するシールド付フォトカプラ 3を使用している。シールド付フォトカプラ3は比較的高価であるが、シールド 効果により立ち上がりあるいは立ち下がりのゆるやかなノイズを除去できる。本 実施例においてはシールド付フォトカプラ3では除去しきれない立ち上がりある いは立ち下がりの急俊なノイズの対策として、フィルタ手段を2次側に配置した ものである。このフィルタ手段は抵抗22とコンデンサ7を使用して実現してい る。このRCフィルタは最も容易でかつ安価な構成のものである。このRCフィ ルタの出力をカウンタ5でカウントする。
【0008】 図3の上段の波形はシールド付フォトカプラ3の出力である絶縁されたパルス 列である。2ヶ所にノイズ信号30、31が発生している。下段はRCフィルタ を通した後のカウンタ入力パルス列を示す。上段の絶縁されたパルス列はRCフ ィルタを通過することによって高周波成分が取り除かれるため、立ち上がりある いは立ち下がりの変化は緩やかになる。この変化はRCフィルタでは時定数R× Cでパルス列の最終値0Vあるいは5Vに向かうことになる。このパルス列が、 立ち上がりの変化の途中で計数手段であるカウンタ5のしきい値を越えた時カウ ントされる。絶縁されたパルス列に発生するノイズ信号は、本来のパルスに比べ るとその時間幅が非常に短いことが一般的である。そこでRCフィルタを構成す る抵抗22とコンデンサ7を適切に選定することにより、図3に示すノイズ信号 30、31ではカウンタ5のしきい値に達しないのでカウントは行われない。
【0009】
本考案の構成により、計数手段に入力されるパルス列に対して発生時間幅の小 さいノイズ信号であれば、計数する電圧レベルまで達しないことになる。したが ってノイズの影響を受けない正確なアナログ・デジタル変換が可能になる。
【図1】本考案の一実施例に係わるアナログ・デジタル
変換回路の構成図。
変換回路の構成図。
【図2】従来のアナログ・デジタル変換回路の構成図。
【図3】本考案のパルス列の波形を示す図。
【図4】フォトカプラにおけるノイズの影響を示す図。
【図5】従来のアナログ・デジタル変換回路における絶
縁されたパルス列とカウンタ入力パルス列の波形を示す
図。
縁されたパルス列とカウンタ入力パルス列の波形を示す
図。
1…計測増幅器,2…V/F変換器,3…シールド付フ
ォトカプラ,4…フォトカプラ,5…カウンタ,6…入
力端子,7…コンデンサ,8…テストノイズ発生器,2
0〜22…抵抗,30,31…ノイズ信号。
ォトカプラ,4…フォトカプラ,5…カウンタ,6…入
力端子,7…コンデンサ,8…テストノイズ発生器,2
0〜22…抵抗,30,31…ノイズ信号。
Claims (1)
- 【実用新案登録請求の範囲】 【請求項1】 アナログ信号を入力するアナログ信号入
力手段と、入力したアナログ信号をその大きさに応じた
周波数のパルス列に変換する電圧/周波数変換手段と、
パルス列を絶縁する絶縁手段と、絶縁されたパルス列の
高周波成分を取り除くフィルタ手段と、高周波成分を取
り除いたパルス列を計数する計数手段とから構成される
ことを特徴とするアナログ・デジタル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4933891U JPH054634U (ja) | 1991-06-27 | 1991-06-27 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4933891U JPH054634U (ja) | 1991-06-27 | 1991-06-27 | アナログ・デジタル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH054634U true JPH054634U (ja) | 1993-01-22 |
Family
ID=12828212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4933891U Pending JPH054634U (ja) | 1991-06-27 | 1991-06-27 | アナログ・デジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH054634U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110418977A (zh) * | 2017-03-16 | 2019-11-05 | 认知系统公司 | 控制运动检测所用的无线电状态 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5577236A (en) * | 1978-12-06 | 1980-06-10 | Nec Corp | Interface circuit of logic circuit |
JPS5698936A (en) * | 1980-01-10 | 1981-08-08 | Mitsubishi Electric Corp | Digital controller |
JPS6330012B2 (ja) * | 1980-09-02 | 1988-06-16 | Tokyo Shibaura Electric Co | |
JPH01314016A (ja) * | 1988-06-13 | 1989-12-19 | Hitachi Ltd | デイジタルサーボシステムの入力信号変換方法 |
-
1991
- 1991-06-27 JP JP4933891U patent/JPH054634U/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5577236A (en) * | 1978-12-06 | 1980-06-10 | Nec Corp | Interface circuit of logic circuit |
JPS5698936A (en) * | 1980-01-10 | 1981-08-08 | Mitsubishi Electric Corp | Digital controller |
JPS6330012B2 (ja) * | 1980-09-02 | 1988-06-16 | Tokyo Shibaura Electric Co | |
JPH01314016A (ja) * | 1988-06-13 | 1989-12-19 | Hitachi Ltd | デイジタルサーボシステムの入力信号変換方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110418977A (zh) * | 2017-03-16 | 2019-11-05 | 认知系统公司 | 控制运动检测所用的无线电状态 |
CN110418977B (zh) * | 2017-03-16 | 2023-11-10 | 认知系统公司 | 控制运动检测所用的无线电状态 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |