JPH0545419A - Waveform forming circuit of semiconductor testing device - Google Patents

Waveform forming circuit of semiconductor testing device

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JPH0545419A
JPH0545419A JP3204364A JP20436491A JPH0545419A JP H0545419 A JPH0545419 A JP H0545419A JP 3204364 A JP3204364 A JP 3204364A JP 20436491 A JP20436491 A JP 20436491A JP H0545419 A JPH0545419 A JP H0545419A
Authority
JP
Japan
Prior art keywords
pulse
output
flop
selector
flip
Prior art date
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Withdrawn
Application number
JP3204364A
Other languages
Japanese (ja)
Inventor
Masaharu Yamazaki
正治 山▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
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Publication date
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Abstract

PURPOSE:To enable a minimum interval between a set pulse and a reset pulse to be reduced. CONSTITUTION:A set pulse and a reset pulse from a waveform control circuit 11 within a semiconductor testing device are selected by a selector 21, the selector 21 selects the set pulse in initial state, and then a D-type flip flop 22 is triggered by falling of the output. A q output of the flip flop 22 is fed back to a data terminal D and the selector 21 is controlled by the q output. The q output is inverted by triggering of the flip flop 22 and the flip flop 22 is triggered by falling of a next reset pulse, thus enabling the Q output of the flip flop 22 to output pulses ranging from falling of the set pulse to that of the reset pulse.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体試験装置におい
てパターンデータを、被試験IC素子へ印加する各種波
形に変換するためにセットパルスとリセットパルスとの
対応するエッジの間隔をもつパルスを生成する波形成形
回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generates a pulse having corresponding edge intervals of a set pulse and a reset pulse for converting pattern data into various waveforms to be applied to an IC device under test in a semiconductor test apparatus. The present invention relates to a waveform shaping circuit.

【0002】[0002]

【従来の技術】図2Aに従来の波形成形回路を示す。波
形制御回路11にパターンデータ及び複数のタイミング
クロックが入力され、これらに応じて端子12,13か
らそれぞれ例えば図2Bのa,bに示すセットパルス及
びリセットパルスが出力され、これらセットパルス及び
リセットパルスはそれぞれパルサ14,15でその対応
する一方のエッジ、図では立下りエッジで例えば図2B
c,dにそれぞれ示すように立上る一定幅のパルスにそ
れぞれ変換され、パルサ14の出力パルスでSRフリッ
プフロップ16がセットされ、パルサ15の出力パルス
でSRフリップフロップ16がリセットされ、SRフリ
ップフロップ16のQ出力から図2Beに示すように、
セットパルスの立下りからリセットパルスの立下りまで
のパルス幅のパルスが出力され、これがドライバ17を
通して図に示していない被試験IC素子の1つのピンへ
供給される。
2. Description of the Related Art FIG. 2A shows a conventional waveform shaping circuit. Pattern data and a plurality of timing clocks are input to the waveform control circuit 11, and in response thereto, set pulses and reset pulses shown in, for example, a and b of FIG. 2B are output from the terminals 12 and 13, respectively. Is a corresponding one of the edges of the pulsars 14 and 15, respectively, which is a falling edge in FIG. 2B.
Each of the pulses is converted into a pulse having a constant width rising as indicated by c and d, the SR flip-flop 16 is set by the output pulse of the pulser 14, and the SR flip-flop 16 is reset by the output pulse of the pulser 15, and the SR flip-flop is reset. From the Q output of 16 as shown in FIG. 2Be,
A pulse having a pulse width from the falling edge of the set pulse to the falling edge of the reset pulse is output, and this pulse is supplied to one pin of the IC device under test (not shown) through the driver 17.

【0003】[0003]

【発明が解決しようとする課題】図2Bの右半分に示す
ようにセットパルスとリセットパルスとが近ずき、その
両立下りエッジの間隔が、パルサ14の出力パルスのパ
ルス幅PW より小さくなると、SRフリップフロップ1
6はパルサ14の出力パルスの後部でセット制御され、
かつパルサ15の出力パルスの前部でリセット制御され
ている状態18が生じ、この状態では出力は不確定とな
ってしまう。
As shown in the right half of FIG. 2B, when the set pulse and the reset pulse are close to each other and the interval between the compatible falling edges is smaller than the pulse width P W of the pulse output from the pulser 14. , SR flip-flop 1
6 is set and controlled at the rear of the output pulse of the pulser 14,
In addition, the state 18 under reset control occurs at the front of the output pulse of the pulser 15, and the output becomes uncertain in this state.

【0004】パルサ14,15の各出力パルスのパルス
幅、つまりSRフリップフロップ16が制御される最小
パルス幅をPW パルサ14,15の動作バラツキをα、
SRフリップフロップ16の遅れをTpdとすると、セッ
トパルスとリセットパルスとの最小間隔はPW +PW
α+Tpdとなる。例えばPW =3nS、α=0.5〜
1.5、Tpd=1nSとすると、最小間隔は3.0nS
×1.5/0.5+1nS=10nSとなり、比較的大
きかった。半導体試験装置においてはこの最小間隔を小
さくできる程、高精度の試験ができ、つまり性能が向上
することになる。
The pulse width of each output pulse of the pulsars 14 and 15, that is, the minimum pulse width with which the SR flip-flop 16 is controlled is the P W pulser 14 and 15 operation variation is α,
Assuming that the delay of the SR flip-flop 16 is T pd , the minimum interval between the set pulse and the reset pulse is P W + P W
It becomes α + T pd . For example, P W = 3 nS, α = 0.5-
1.5 and T pd = 1 nS, the minimum interval is 3.0 nS
× 1.5 / 0.5 + 1nS = 10nS, which was relatively large. In the semiconductor test apparatus, the smaller the minimum interval, the more accurate the test can be performed, that is, the performance is improved.

【0005】この発明の目的はセットパルスとリセット
パルスとの最小間隔を従来よりも小さくすることができ
る波形成形回路を提供することにある。
An object of the present invention is to provide a waveform shaping circuit which can make the minimum interval between a set pulse and a reset pulse smaller than before.

【0006】[0006]

【課題を解決するための手段】この発明によればセット
パルスとリセットパルスとがセレクタに供給され、その
一方が選択的に出力され、その出力パルスのエッジによ
りD形フリップフロップがトリガされ、そのD形フリッ
プフロップの反転出力がそのデータ端子に帰還されてあ
り、かつそのD形フリップフロップの一方の出力がセレ
クタに制御信号として供給され、かつ一方の出力が出力
パルスとして出力される。
According to the present invention, a set pulse and a reset pulse are supplied to a selector, one of them is selectively output, and an edge of the output pulse triggers a D-type flip-flop, The inverted output of the D-type flip-flop is fed back to its data terminal, one output of the D-type flip-flop is supplied to the selector as a control signal, and one output is output as an output pulse.

【0007】[0007]

【実施例】図1Aにこの発明の実施例を示し、図2Aと
対応する部分に同一符号を付けてある。波形制御回路1
1の端子12,13からのセットパルス、リセットパル
スはそれぞれセレクタ21へ供給され、セレクタ21は
その制御信号に応じて両入力パルスの一方を出力する。
セレクタ21の出力パルスの一方のエッジ、この例では
立下りエッジで、D形フリップフロップ22がトリガさ
れる。D形フリップフロップ22の反転出力、つまりq
出力がこのD形フリップフロップ22のデータ端子Dに
帰還されて、トグル形フリップフロップとされている。
またD形フリップフロップ22の一方の出力、この例で
はq出力がセレクタ21に制御信号として供給される。
FIG. 1A shows an embodiment of the present invention, in which parts corresponding to those in FIG. 2A are designated by the same reference numerals. Waveform control circuit 1
The set pulse and the reset pulse from the first terminals 12 and 13 are supplied to the selector 21, respectively, and the selector 21 outputs one of the both input pulses according to the control signal.
On one edge of the output pulse of the selector 21, the falling edge in this example, the D flip-flop 22 is triggered. Inverted output of D-type flip-flop 22, that is, q
The output is fed back to the data terminal D of the D-type flip-flop 22 to form a toggle-type flip-flop.
Further, one output of the D-type flip-flop 22, q output in this example, is supplied to the selector 21 as a control signal.

【0008】この構成によれば例えば図1Ba,bに示
すように端子12,13からセットパルス、リセットパ
ルスが出力されると、初期状態でフリップフロップ22
のq出力は図1Bcに示すように高レベル“1”であっ
て、セレクタ21はセットパルスを選択している。従っ
て、セットパルスがセレクタ21を通過し、その立下り
エッジでフリップフロップ22がトリガされ、フリップ
フロップ22のQ出力は立上り、q出力は立下る。この
ためセレクタ21はリセットパルスを選択するようにな
る。
According to this structure, when a set pulse and a reset pulse are output from the terminals 12 and 13, for example, as shown in FIGS.
1 has a high level "1" as shown in FIG. 1Bc, and the selector 21 selects the set pulse. Therefore, the set pulse passes through the selector 21, its falling edge triggers the flip-flop 22, the Q output of the flip-flop 22 rises, and the q output thereof falls. Therefore, the selector 21 comes to select the reset pulse.

【0009】端子13のリセットパルスがセレクタ21
を通過し、その立下りエッジでフリップフロップ22が
トリガされ、フリップフロップ22に低レベルが取込ま
れ、そのQ出力が低レベル、q出力が高レベルとなる。
このようにして図1Beに示すようにセットパルスの立
下りエッジからリセットパルスの立下りエッジまでのパ
ルス幅のパルスがフリップフロップ22のQ出力から得
られる。
The reset pulse at the terminal 13 is the selector 21.
And the falling edge thereof triggers the flip-flop 22 to take a low level into the flip-flop 22, and its Q output becomes low level and q output becomes high level.
Thus, as shown in FIG. 1Be, a pulse having a pulse width from the falling edge of the set pulse to the falling edge of the reset pulse is obtained from the Q output of the flip-flop 22.

【0010】図1Bの右半分に示すように、セットパル
スとリセットパルスとが接近していても、セットパルス
の立下りエッジによりフリップフロップ22がトリガさ
れ、フリップフロップ22のq出力が低レベルに反転
し、更にそのq出力の低レベルによりセレクタ21が切
替えられてリセットパルスを選択するようになった後に
リセットパルスの立下りエッジが入力されればこの回路
は正常に動作する。つまり図1Bdに示すようにセット
パルスの立下りエッジにもとずき、q出力に低レベル区
間23が生じた後、リセットパルスの立下りエッジが来
ればよい。
As shown in the right half of FIG. 1B, even when the set pulse and the reset pulse are close to each other, the falling edge of the set pulse triggers the flip-flop 22 and the q output of the flip-flop 22 becomes low level. If the falling edge of the reset pulse is input after the selector 21 has been inverted and the reset pulse is selected by the low level of the q output, this circuit operates normally. That is, as shown in FIG. 1Bd, the falling edge of the reset pulse may come after the low-level section 23 occurs in the q output based on the falling edge of the set pulse.

【0011】この構成においてはフリップフロップ22
がデータを取込むに必要なクロックパルスの幅Tp と、
フリップフロップ22がトリガされてからそのデータを
保持している最小時間Th との和がセットパルスとリセ
ットパルスとの最小間隔であり、例えばTp =3nS、
h=1nSで最小間隔は4nSとなり、図2Aに示し
た従来の回路よりも、セットパルスとリセットパルスと
の最小間隔を半分以下にすることができる。
In this configuration, the flip-flop 22
Is the width T p of the clock pulse required to capture the data,
The sum of the minimum time T h for holding the data after the flip-flop 22 is triggered is the minimum interval between the set pulse and the reset pulse, for example, T p = 3 nS,
When T h = 1 nS, the minimum interval is 4 nS, and the minimum interval between the set pulse and the reset pulse can be reduced to half or less as compared with the conventional circuit shown in FIG. 2A.

【0012】上述において、パルス出力としてはフリッ
プフロップ22のq出力を取出してもよい。またセット
パルス、リセットパルスの各立上りエッジでフリップフ
ロップ22をトリガさせてもよい。
In the above description, the q output of the flip-flop 22 may be taken out as the pulse output. Further, the flip-flop 22 may be triggered at each rising edge of the set pulse and the reset pulse.

【0013】[0013]

【発明の効果】以上述べたようにこの発明によればD形
フリップフロップをそのq出力をデータ端子Dへ帰還し
てトグル形フリップフロップとし、そのD形フリップフ
ロップをセットパルスのエッジでトリガした後、リセッ
トパルスのエッジでトリガするように構成しているた
め、従来よりもセットパルスとリセットパルスとの間隔
を狭くすることができ、それだけ半導体試験装置の性能
を向上させることが可能である。
As described above, according to the present invention, the q output of the D flip-flop is fed back to the data terminal D to be a toggle flip flop, and the D flip flop is triggered by the edge of the set pulse. After that, since it is configured to trigger at the edge of the reset pulse, the interval between the set pulse and the reset pulse can be made narrower than in the past, and the performance of the semiconductor test apparatus can be improved accordingly.

【図面の簡単な説明】[Brief description of drawings]

【図1】Aはこの発明の実施例を示す回路図、Bはその
動作例を示すタイムチャートである。
FIG. 1A is a circuit diagram showing an embodiment of the present invention, and B is a time chart showing an operation example thereof.

【図2】Aは従来の波形成形回路を示す回路図、Bはそ
の動作を示すタイムチャートである。
FIG. 2A is a circuit diagram showing a conventional waveform shaping circuit, and B is a time chart showing its operation.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 セットパルスの一方のエッジからリセッ
トパルスの対応するエッジまでのパルスを生成する半導
体試験装置の波形成形回路において、 上記セットパルス及び上記リセットパルスが供給され、
その一方を選択して出力するセレクタと、 そのセレクタの出力の上記エッジによりトリガされ、反
転出力がデータ端子へ帰還され、一方の出力が上記セレ
クタに制御信号として供給され、一方の出力をパルス出
力とするD形フリップフロップと、 よりなる半導体試験装置の波形成形回路。
1. A waveform shaping circuit of a semiconductor test apparatus for generating a pulse from one edge of a set pulse to a corresponding edge of a reset pulse, the set pulse and the reset pulse being supplied,
A selector that selects and outputs one of them, is triggered by the edge of the output of that selector, the inverted output is fed back to the data terminal, one output is supplied to the above selector as a control signal, and one output is pulse output And a D-type flip-flop, and a waveform shaping circuit of a semiconductor testing device.
JP3204364A 1991-08-14 1991-08-14 Waveform forming circuit of semiconductor testing device Withdrawn JPH0545419A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007122990A1 (en) * 2006-04-19 2007-11-01 Advantest Corporation Signal output device, signal detection device, tester, electron device, and program
CN115047307A (en) * 2022-08-17 2022-09-13 浙江杭可仪器有限公司 Semiconductor device aging test box

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