JPH0544852B2 - - Google Patents
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- JPH0544852B2 JPH0544852B2 JP60024403A JP2440385A JPH0544852B2 JP H0544852 B2 JPH0544852 B2 JP H0544852B2 JP 60024403 A JP60024403 A JP 60024403A JP 2440385 A JP2440385 A JP 2440385A JP H0544852 B2 JPH0544852 B2 JP H0544852B2
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- 239000003990 capacitor Substances 0.000 claims description 21
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMOS構成の出力段を有する高電圧
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a high voltage circuit having an output stage of CMOS configuration.
従来、CMOS構成の出力段を有する高電圧回
路としては、第2図のような回路が知られてい
る。第2図において、16は制御信号の入力端
子、17は高電圧電源端子、18は基準電位印加
端子、19は高電圧出力端子、20は高電圧コン
デンサ、21は抵抗、22は高電圧PMOSトラ
ンジスタ、3は高電圧NMOSトランジスタであ
る。このPMOSトランジスタ22とNMOSトラ
ンジスタ23とにより、高電圧インバータが構成
される。
Conventionally, a circuit as shown in FIG. 2 is known as a high voltage circuit having an output stage of a CMOS configuration. In FIG. 2, 16 is a control signal input terminal, 17 is a high voltage power supply terminal, 18 is a reference potential application terminal, 19 is a high voltage output terminal, 20 is a high voltage capacitor, 21 is a resistor, and 22 is a high voltage PMOS transistor. , 3 are high voltage NMOS transistors. This PMOS transistor 22 and NMOS transistor 23 constitute a high voltage inverter.
以上のような構成の高電圧回路において、入力
端子16への入力信号が周期的な場合を考える
と、コンデンサ20と抵抗21とで決定される
CR時定数は、入力端子16に入力される信号の
周期よりも十分大きい必要がある。このため、コ
ンデンサ20の容量値と抵抗21の抵抗値とを入
力信号に対応して選択しなければならない。一
方、入力信号が周期的でなく、例えば直流的で変
化が少なく、信号の変化点と変化点との間が長い
場合は、コンデンサ20に充電されていた電荷が
放電されてしまうため、PMOSトランジスタ2
2は制御信号入力端子16への入力信号に拘わら
ずオフとなり、MOSトランジスタ2,23で構
成された高電圧CMOSトランジスタの誤動作を
引き起こす。 In the high voltage circuit configured as above, if we consider the case where the input signal to the input terminal 16 is periodic, it is determined by the capacitor 20 and the resistor 21.
The CR time constant needs to be sufficiently larger than the period of the signal input to the input terminal 16. Therefore, the capacitance value of the capacitor 20 and the resistance value of the resistor 21 must be selected in accordance with the input signal. On the other hand, if the input signal is not periodic, for example direct current, and has little change, and the time between signal change points is long, the charge stored in the capacitor 20 will be discharged, so the PMOS transistor 2
2 is turned off regardless of the input signal to the control signal input terminal 16, causing a malfunction of the high voltage CMOS transistor composed of MOS transistors 2 and 23.
このようにCMOS構成の出力段を有する従来
の高電圧回路は、同期的でない変化の少ない信号
に対しては誤動作をするという欠点や、周期的な
信号に対して容量値と抵抗値とを入力信号に対応
して選択する必要があるという欠点を有してい
る。 Conventional high-voltage circuits with CMOS-configured output stages have the disadvantage of malfunctioning in response to non-synchronous signals with little variation, and in the case of input capacitance and resistance values in response to periodic signals. It has the disadvantage that selection must be made in accordance with the signal.
本発明の目的は、以上のような欠点のない
CMOS構成の出力段を有する高電圧回路を提供
することにある。
The object of the present invention is to provide a
An object of the present invention is to provide a high voltage circuit having an output stage with a CMOS configuration.
本発明は、負荷トランジスタと駆動トランジス
タとから成る相補型回路の出力段を有する高電圧
回路において、前記相補型回路の制御信号入力端
子と前記負荷トランジスタのゲートとの間に、コ
ンデンサと、入力と論理的に同じ出力を有する双
安定素子との直列回路を備え、前記コンデンサの
一方の端子が前記制御信号入力端子に接続され、
前記双安定素子の出力端子が前記負荷トランジス
タのゲートに接続され、前記制御信号入力端子が
さらに前記駆動トランジスタのゲートに接続され
ていることを特徴としている。
The present invention provides a high voltage circuit having an output stage of a complementary circuit including a load transistor and a drive transistor, in which a capacitor and an input terminal are connected between a control signal input terminal of the complementary circuit and a gate of the load transistor. comprising a series circuit with a bistable element having logically the same output, one terminal of the capacitor being connected to the control signal input terminal;
The output terminal of the bistable element is connected to the gate of the load transistor, and the control signal input terminal is further connected to the gate of the drive transistor.
第1図は、本発明の一実施例を示す回路図であ
る。この実施例は、p型基板にNウエルを形成
し、このNウエル中にPMOS高電圧トランジス
タを、P型基板領域に高電圧NMOSトランジス
タを作つて形成した、CMOS構成の出力段を持
つ高電圧集積回路である。
FIG. 1 is a circuit diagram showing one embodiment of the present invention. This embodiment has a high voltage output stage with a CMOS configuration, in which an N-well is formed on a p-type substrate, a PMOS high-voltage transistor is formed in the N-well, and a high-voltage NMOS transistor is formed in the P-type substrate region. It is an integrated circuit.
この高電圧回路は、PMOSトランジスタ1お
よびNMOSトランジスタ2からなるCMOS構成
の出力段と、2組のインバータから構成され入力
と論理的に同じ出力を有する双安定素子3と、高
電圧コンデンサ4とを備えている。コンデンサ4
の一端は制御信号入力端子5に接続されコンデン
サ4の他端は双安定素子3の入力端子6に接続さ
れている。双安定素子3の出力端子7はPMOS
トランジスタ1のゲートに接続されている。制御
信号入力端子5は、また、NMOSトランジスタ
2のゲートに接続されている。 This high voltage circuit includes an output stage with a CMOS configuration consisting of a PMOS transistor 1 and an NMOS transistor 2, a bistable element 3 consisting of two sets of inverters and having an output that is logically the same as the input, and a high voltage capacitor 4. We are prepared. capacitor 4
One end of the capacitor 4 is connected to the control signal input terminal 5, and the other end of the capacitor 4 is connected to the input terminal 6 of the bistable element 3. Output terminal 7 of bistable element 3 is PMOS
Connected to the gate of transistor 1. The control signal input terminal 5 is also connected to the gate of the NMOS transistor 2.
双安定素子3は、高電圧PMOSトランジスタ、
高電圧PMOSトランジスタ9と2個の抵抗10,
11とにより構成され、双安定素子の入力端子6
はPMOSトランジスタ8のゲートに、出力端子
7はPMOSトランジスタ9のドレインにそれぞ
れ接続されている。また、PMOSトランジスタ
8のゲートはPMOSトランジスタ9のドレイン
に、PMOSトランジスタ9のゲートはPMOSト
ランジスタ8のドレイン接続されている。これら
MOSトランジスタ8,9のソースは高電圧端子
12に接続され、ドレインはそれぞれ抵抗10,
11を経て電圧印加端子13に接続されている。 Bistable element 3 is a high voltage PMOS transistor,
high voltage PMOS transistor 9 and two resistors 10,
11, and the input terminal 6 of the bistable element.
is connected to the gate of the PMOS transistor 8, and the output terminal 7 is connected to the drain of the PMOS transistor 9. Further, the gate of the PMOS transistor 8 is connected to the drain of the PMOS transistor 9, and the gate of the PMOS transistor 9 is connected to the drain of the PMOS transistor 8. these
The sources of the MOS transistors 8 and 9 are connected to the high voltage terminal 12, and the drains are connected to the resistors 10 and 9, respectively.
11 and is connected to a voltage application terminal 13.
高電圧電源端子12は、さらに、PMOSトラ
ンジスタ1のソースに接続され、PMOSトラン
ジスタ1のドレインとNMOSトランジスタ2の
ドレインとの接続点は高電圧出力端子14に接続
され、NMOSトランジスタ2のソースは基準電
圧印加端子15に接続されている。 The high voltage power supply terminal 12 is further connected to the source of the PMOS transistor 1, the connection point between the drain of the PMOS transistor 1 and the drain of the NMOS transistor 2 is connected to the high voltage output terminal 14, and the source of the NMOS transistor 2 is connected to the reference It is connected to the voltage application terminal 15.
高電圧電源端子12には例えば200Vの電圧が
印加され、基準電位印加端子15には例えば0V
の電圧が印加される。制御信号入力端子5には例
えば10Vの信号が入力され、電圧印加端子13に
は、高電圧電源端子12の電圧200Vよりも制御
信号入力端子5の入力信号の振幅電圧だけ低い電
圧、例えば190Vの電圧が印加される。 A voltage of, for example, 200V is applied to the high voltage power supply terminal 12, and a voltage of, for example, 0V is applied to the reference potential application terminal 15.
voltage is applied. A signal of, for example, 10V is input to the control signal input terminal 5, and a voltage of, for example, 190V is input to the voltage application terminal 13, which is lower than the voltage of 200V at the high voltage power supply terminal 12 by the amplitude voltage of the input signal at the control signal input terminal 5. A voltage is applied.
次に、本実施例の高電圧回路の動作を説明す
る。 Next, the operation of the high voltage circuit of this embodiment will be explained.
制御信号入力端子5に10Vの入力信号が印加さ
れると、NMOSトランジスタ2は直ちにオフか
らオンに状態が変化する。一方、入力信号は高電
圧コンデンサ4を経て双安定素子3の入力端子6
に伝達される。これによりPMOSトランジスタ
8がオフ、PMOSトランジスタ9がオンし、そ
の結果、入力信号がラツチされ、、ラツチされた
信号と同相の信号が双安定素子3の出力端子7に
出力される。この信号は、PMOSトランジスタ
1のゲートに印加され、これによりトランジスタ
1がオフとなり、高電圧回路の出力端子14の電
圧は0Vになる。 When an input signal of 10V is applied to the control signal input terminal 5, the state of the NMOS transistor 2 immediately changes from off to on. On the other hand, the input signal passes through the high voltage capacitor 4 to the input terminal 6 of the bistable element 3.
transmitted to. This turns off the PMOS transistor 8 and turns on the PMOS transistor 9. As a result, the input signal is latched, and a signal in phase with the latched signal is output to the output terminal 7 of the bistable element 3. This signal is applied to the gate of the PMOS transistor 1, which turns off the transistor 1 and the voltage at the output terminal 14 of the high voltage circuit becomes 0V.
逆に、制御信号入力端子5へ入力信号が印加さ
れなくなると、NMOSトランジスタ2がオフし、
一方、双安定素子3の状態が反転して、PMOS
トランジスタ1がオンとなり、高電圧出力端子1
4には200Vの電圧が出力される。 Conversely, when the input signal is no longer applied to the control signal input terminal 5, the NMOS transistor 2 is turned off.
On the other hand, the state of bistable element 3 is reversed and the PMOS
Transistor 1 turns on and high voltage output terminal 1
4 outputs a voltage of 200V.
このように本実施例によれば、双安定素子3に
より制御信号入力端子5への入力信号をラツチ
し、ラツチした入力信号によりPMOSトランジ
スタ1をオン、オフするようにしているので、入
力信号が直流的で、信号の変化点と変化点との間
が長く、こ間にコンデンサ4が放電したとして
も、双安定素子3を反転し得る容量値を有してい
れば、CMOSインバータを正常に動作させるこ
とができる。一般に、双安定素子の状態を反転さ
せるに必要なコンデンサ4の容量値は、第2図に
示した従来の高電圧回路の高電圧コンデンサに比
べて非常に小さな値で良い。また、入力信号が周
期的であつても、高電圧コンデンサ4の容量値
は、入力信号とは無関係に、双安定素子3の状態
を反転するときに必要な容量値を持つていれば良
いので、従来の高電圧回路のようにCR時定数を
入力信号に対応して選択するというような作業は
不必要となる。 As described above, according to this embodiment, the input signal to the control signal input terminal 5 is latched by the bistable element 3, and the PMOS transistor 1 is turned on and off by the latched input signal, so that the input signal is Even if the time between signal change points is long and the capacitor 4 is discharged during this period, as long as it has a capacitance value that can invert the bistable element 3, the CMOS inverter can operate normally. It can be made to work. Generally, the capacitance value of the capacitor 4 required to invert the state of the bistable element may be much smaller than the high voltage capacitor of the conventional high voltage circuit shown in FIG. Furthermore, even if the input signal is periodic, the capacitance value of the high voltage capacitor 4 only needs to have a capacitance value necessary for inverting the state of the bistable element 3, regardless of the input signal. This eliminates the need for selecting the CR time constant in response to the input signal, which is required in conventional high-voltage circuits.
このように本実施例によれば、高電圧コンデン
サ4の容量値を非常に小さくすることができ、こ
のことは集積化回路においては、従来回路におけ
る高電圧コンデンサおよび抵抗が大きな面積を必
要とするのに対し、小さな面積で作れることを意
味している。従つて、本発明の高電圧回路は集積
化した場合に特に有効である。 In this way, according to this embodiment, the capacitance value of the high voltage capacitor 4 can be made very small, which means that in an integrated circuit, the high voltage capacitor and resistor in the conventional circuit require a large area. In contrast, this means that it can be made in a small area. Therefore, the high voltage circuit of the present invention is particularly effective when integrated.
以上の実施例では、Nウエル構造のCMOS回
路を例にとり説明したが、Pウエル構造の
CMOS回路でも同様に本発明を実現できること
は明らかである。また、前記実施例では、双安定
素子として2組のインバータから構成された素子
を例にとつたが、これ以外の双安定素子を用いて
も本発明を容易に実施することも可能である。 In the above embodiments, a CMOS circuit with an N-well structure has been explained as an example, but a CMOS circuit with a P-well structure has been described.
It is clear that the present invention can be similarly implemented with a CMOS circuit. Further, in the above embodiment, an element composed of two sets of inverters was used as an example of a bistable element, but the present invention can also be easily implemented using other bistable elements.
以上説明したように、本発明によれば、いかな
る入力信号に対しても、CMOSで構成された出
力段が正常動作する高電圧回路を得ることができ
る。
As described above, according to the present invention, it is possible to obtain a high voltage circuit in which the output stage configured with CMOS operates normally for any input signal.
また、本発明は、各素子間が誘電体分離された
CMOS回路、例えばCMOS/SOSなどに適用し
た場合はCMOS回路として理想的である。
CMOS/SOSなどの場合には、各々のトランジ
スタの基板を各々のトランジスタのソースと同電
位にできるから、双安定素子をCMOS構成とす
ることができる。そのため、双安定素子の消費電
力を飛躍的に減少させることが可能となり高電圧
集積回路として最適である。 In addition, the present invention provides dielectric isolation between each element.
When applied to CMOS circuits, such as CMOS/SOS, it is ideal as a CMOS circuit.
In the case of CMOS/SOS, etc., the substrate of each transistor can be at the same potential as the source of each transistor, so the bistable element can be configured in CMOS. Therefore, it is possible to dramatically reduce the power consumption of the bistable element, making it ideal for high-voltage integrated circuits.
第1図は本発明による高電圧回路の一例を示す
図、第2図は従来の高電圧回路を示す図である。
1,8,9,22……高電圧PMOSトランジ
スタ、2,23……高電圧NMOSトランジスタ、
3……双安定素子、4,20……高電圧コンデン
サ、5,16……制御信号入力端子、6……双安
定素子の入力端子、7……双安定素子の出力素
子、10,11,21……抵抗、12,17……
高電圧電源端子、13……電圧印加端子、14,
19……高電圧出力端子、15,18……基準電
位印加端子。
FIG. 1 is a diagram showing an example of a high voltage circuit according to the present invention, and FIG. 2 is a diagram showing a conventional high voltage circuit. 1, 8, 9, 22... High voltage PMOS transistor, 2, 23... High voltage NMOS transistor,
3... Bistable element, 4, 20... High voltage capacitor, 5, 16... Control signal input terminal, 6... Input terminal of bistable element, 7... Output element of bistable element, 10, 11, 21...Resistance, 12,17...
High voltage power supply terminal, 13... Voltage application terminal, 14,
19...High voltage output terminal, 15, 18...Reference potential application terminal.
Claims (1)
成る相補型回路の出力段を有する高電圧回路にお
いて、前記相補型回路の制御信号入力端子と前記
負荷トランジスタのゲートとの間に、コンデンサ
と、入力と論理的に同じ出力を有する双安定素子
との直列回路を備え、前記コンデンサの一方の端
子が前記制御信号入力端子に接続され、前記双安
定素子の出力端子が前記負荷トランジスタのゲー
トに接続され、前記制御信号入力端子がさらに前
記駆動トランジスタのゲートに接続されているこ
とを特徴とする高電圧回路。1. In a high voltage circuit having an output stage of a complementary circuit consisting of a load transistor and a drive transistor, a capacitor is connected between the control signal input terminal of the complementary circuit and the gate of the load transistor, and the output stage is connected logically to the input. comprising a series circuit with a bistable element having the same output, one terminal of the capacitor being connected to the control signal input terminal, an output terminal of the bistable element being connected to the gate of the load transistor, and one terminal of the capacitor being connected to the control signal input terminal; A high voltage circuit characterized in that an input terminal is further connected to the gate of the drive transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60024403A JPS61184920A (en) | 1985-02-13 | 1985-02-13 | High voltage circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60024403A JPS61184920A (en) | 1985-02-13 | 1985-02-13 | High voltage circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61184920A JPS61184920A (en) | 1986-08-18 |
JPH0544852B2 true JPH0544852B2 (en) | 1993-07-07 |
Family
ID=12137197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60024403A Granted JPS61184920A (en) | 1985-02-13 | 1985-02-13 | High voltage circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61184920A (en) |
-
1985
- 1985-02-13 JP JP60024403A patent/JPS61184920A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61184920A (en) | 1986-08-18 |
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---|---|---|---|
EXPY | Cancellation because of completion of term |