JPH054032Y2 - - Google Patents
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- Publication number
- JPH054032Y2 JPH054032Y2 JP16205987U JP16205987U JPH054032Y2 JP H054032 Y2 JPH054032 Y2 JP H054032Y2 JP 16205987 U JP16205987 U JP 16205987U JP 16205987 U JP16205987 U JP 16205987U JP H054032 Y2 JPH054032 Y2 JP H054032Y2
- Authority
- JP
- Japan
- Prior art keywords
- chip microcomputer
- keyboard
- key
- state
- routine
- Prior art date
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- Expired - Lifetime
Links
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、情報処理装置における入力機器とし
て広く用いられるキーボードに関し、特にワンチ
ツプマイクロコンピユータ(マイコン)搭載型の
キーボードのリセツト機能に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a keyboard widely used as an input device in an information processing device, and particularly relates to a reset function of a keyboard equipped with a one-chip microcomputer (microcomputer).
従来、この種のキーボードは、接続されている
上位装置からリセツト信号を受けとるか、あるい
はパワーオンリセツトにより、キーボードのワン
チツプマイコンがハードウエアリセツト状態にな
つていた。
Conventionally, this type of keyboard has had its one-chip microcomputer placed in a hardware reset state by receiving a reset signal from a connected host device or by power-on reset.
上述したように従来のキーボードは、上位装置
より、リセツト信号を受け取つたときにキーボー
ド内のワンチツプマイコンがハードウエアリセツ
ト状態になる構成をとつているので、静電気やノ
イズによりキーボード内のワンチツプマイコンが
異常な動作を始めても、ワンチツプマイコン自体
で正常な動作に復帰することが出来ないという問
題点がある。
As mentioned above, conventional keyboards are configured so that the one-chip microcomputer inside the keyboard goes into a hardware reset state when it receives a reset signal from the host device. The problem is that even if the microcontroller starts operating abnormally, the one-chip microcontroller itself cannot return to normal operation.
本考案は、制御用のワンチツプマイクロコンピ
ユータを有するキーボードにおいて、一定周期ご
とにキーマトリクスの各キースイツチの状態を検
出しすべてのキースイツチがオフの状態のときに
は前記ワンチツプマイクロコンピユータの初期化
処理を行う手段を備えたことを特徴とする。
The present invention, in a keyboard having a one-chip microcomputer for control, detects the state of each key switch in a key matrix at regular intervals, and when all the key switches are off, initializes the one-chip microcomputer. It is characterized by having means.
次に、本考案について図面を参照して説明す
る。
Next, the present invention will be explained with reference to the drawings.
第1図は本考案の一実施例のブロツク図であ
る。本考案の一実施例はキースイツチ11マトリ
クス配置したキーマトリクス1と制御用のワンチ
ツプマイコン2とインターフエース回路3と上位
装置との接続用コネクタ4とを備えている。 FIG. 1 is a block diagram of one embodiment of the present invention. One embodiment of the present invention includes a key matrix 1 in which a matrix of key switches 11 is arranged, a one-chip microcomputer 2 for control, an interface circuit 3, and a connector 4 for connection to a host device.
第2図も合わせて参照して動作の概要を説明す
る。ワンチツプマイコン2はキーマトリクス1内
に配置されたキースイツチ11の各々に対して個
別にオン、オフの状態のチエツクを行ない、オン
又はオフしたキースイツチに対してその状態を個
別の割当コードに変換し、インターフエース回路
3およびコネクタ4を介して上位装置(図示せ
ず)へこのコードを転送している(ループルーチ
ン10)。ワンチツプマイコン1はキーマトリク
スのキーの状態を検出するループルーチン10を
実行中、ある一定の時間ごとにタイマ割込み30
を起動させてループルーチン10を中断しタイマ
割込みリセツト処理ルーチン20を実行させ、こ
のルーチン20実行後はループルーチン10の中
断点へ復帰する。 An overview of the operation will be explained with reference to FIG. 2 as well. The one-chip microcomputer 2 individually checks whether each of the key switches 11 arranged in the key matrix 1 is on or off, and converts the state of each key switch that is turned on or off into an individual assignment code. This code is transferred to a host device (not shown) via the interface circuit 3 and connector 4 (loop routine 10). The one-chip microcomputer 1 generates a timer interrupt 30 at regular intervals while executing a loop routine 10 for detecting the states of the keys in the key matrix.
is activated to interrupt the loop routine 10 and execute a timer interrupt reset processing routine 20, and after execution of this routine 20, the loop routine 10 returns to the interrupting point.
第3図はタイマ割込リセツト処理ルーチン20
の概要フローチヤートである。キーボードのキー
スイツチ11が全てオフ状態でなければ、そのま
まキーボードのキースイツチ11の状態を検出す
るループルーチン10へ復帰する。また、キーボ
ードのキースイツチ11が全てオフ状態ならば、
ワンチツプマイコン1内のポート、バス、
RAM、レジスタ、フラグの初期化を行ない、か
つ、プログラムスタツクポインタを操作し、ルー
プルーチン10への復帰時の復帰開始番地を任意
に設定して、ループルーチン10に復帰する。 Figure 3 shows the timer interrupt reset processing routine 20.
This is an overview flowchart. If all the keyswitches 11 of the keyboard are not in the off state, the process returns to the loop routine 10 in which the state of the keyswitches 11 of the keyboard is detected. Also, if all the key switches 11 of the keyboard are off,
Ports, buses in one chip microcontroller 1,
The RAM, registers, and flags are initialized, the program stack pointer is manipulated, and a return start address upon return to the loop routine 10 is arbitrarily set, and the loop routine 10 is returned.
以上説明したように本考案は、キーボード内の
ワンチツプマイコンの処理プログラム中に、周期
的に実行されるタイマ割込リセツト処理ルーチン
を設ける事により、静電気やノイズに応答してワ
ンチツプマイコンが異常な動作を開始しても、タ
イマ割込みリセツト処理ルーチンの実行時に正常
な動作に復帰できるという効果がある。
As explained above, the present invention provides a timer interrupt reset processing routine that is executed periodically in the processing program of the one-chip microcomputer in the keyboard, so that the one-chip microcomputer malfunctions in response to static electricity or noise. Even if a normal operation is started, normal operation can be resumed when the timer interrupt reset processing routine is executed.
第1図は本考案の一実施例のブロツク図、第2
図は第1図における動作の概要を説明する図、第
3図は第2図におけるタイマ割込リセツト処理ル
ーチンの概要フローチヤートである。
1……キーマトリクス、2……ワンチツプマイ
コン、3……インターフエース回路、4……コネ
クタ。
Fig. 1 is a block diagram of an embodiment of the present invention;
This figure is a diagram illustrating an overview of the operation in FIG. 1, and FIG. 3 is a general flowchart of the timer interrupt reset processing routine in FIG. 2. 1...Key matrix, 2...One-chip microcomputer, 3...Interface circuit, 4...Connector.
Claims (1)
するキーボードにおいて、一定周期ごとにキーマ
トリクスの各キースイツチの状態を検出しすべて
のキースイツチがオフの状態のときには前記ワン
チツプマイクロコンピユータの初期化処理を行う
手段を備えたことを特徴とするキーボード。 A keyboard having a one-chip microcomputer for control, comprising means for detecting the state of each key switch of a key matrix at regular intervals and initializing the one-chip microcomputer when all the key switches are in an off state. A keyboard characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16205987U JPH054032Y2 (en) | 1987-10-22 | 1987-10-22 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16205987U JPH054032Y2 (en) | 1987-10-22 | 1987-10-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0168531U JPH0168531U (en) | 1989-05-02 |
JPH054032Y2 true JPH054032Y2 (en) | 1993-02-01 |
Family
ID=31445545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16205987U Expired - Lifetime JPH054032Y2 (en) | 1987-10-22 | 1987-10-22 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH054032Y2 (en) |
-
1987
- 1987-10-22 JP JP16205987U patent/JPH054032Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0168531U (en) | 1989-05-02 |
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