JPH0537311A - Jitter adding device - Google Patents
Jitter adding deviceInfo
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- JPH0537311A JPH0537311A JP18872391A JP18872391A JPH0537311A JP H0537311 A JPH0537311 A JP H0537311A JP 18872391 A JP18872391 A JP 18872391A JP 18872391 A JP18872391 A JP 18872391A JP H0537311 A JPH0537311 A JP H0537311A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば各種の再生装
置等で発生するジッタ、あるいは伝送路で発生するジッ
タを人工的に発生させ、ジッタ除去回路等の試験を行う
ことに利用することができるジッタ付加装置に関する。BACKGROUND OF THE INVENTION The present invention can be used to test a jitter removing circuit or the like by artificially generating the jitter generated in various reproducing devices or the like or the jitter generated in the transmission path. The present invention relates to a jitter adding device.
【０００２】[0002]
【従来の技術】例えば、コンパクトディスクあるいは磁
気テープ等から信号を再生する場合、あるいは伝送路を
通じて信号を授受する場合等においてはジッタが発生す
る。これらのジッタはジッタ除去回路によって除去され
て良質な信号とされて再生される。例えば、ジッタ除去
回路のジッタ除去率を測定するには予め規定されたジッ
タを含む信号が必要となる。このような目的のためにジ
ッタ付加装置が用いられ、ジッタ付加装置によってパル
ス列に規定のジッタを付加し、このジッタが付加された
パルス列を利用して各種の試験、測定が行われる。2. Description of the Related Art For example, jitter is generated when a signal is reproduced from a compact disc or a magnetic tape, or when a signal is transmitted and received through a transmission line. These jitters are removed by the jitter removing circuit and reproduced as high quality signals. For example, in order to measure the jitter removal rate of the jitter removal circuit, a signal containing predetermined jitter is required. A jitter adding device is used for such a purpose, a prescribed jitter is added to the pulse train by the jitter adding device, and various tests and measurements are performed using the pulse train to which the jitter is added.
【０００３】図５に従来のジッタ付加装置の構成を示
す。図中１１はリタイミングフリップフロップを示す。
このリタイミングフリップフロップ１１のデータ入力端
子Ｄにジッタを付加すべきパルス列ＰＡ（図６Ａ）を入
力し、トリガ入力端子ＴにクロックＰＢ（図６Ｂ）から
生成したトリガ信号ＴＳを入力する。トリガ信号ＴＳは
可変遅延回路１２において遅延時間が変調され、この結
果として出力端子Ｑにジッタが付加されたパルス列が出
力される。FIG. 5 shows the configuration of a conventional jitter adding device. Reference numeral 11 in the figure denotes a retiming flip-flop.
The pulse train PA (FIG. 6A) to which the jitter is added is input to the data input terminal D of the retiming flip-flop 11, and the trigger signal TS generated from the clock PB (FIG. 6B) is input to the trigger input terminal T. The delay time of the trigger signal TS is modulated by the variable delay circuit 12, and as a result, a pulse train with jitter added is output to the output terminal Q.
【０００４】つまり、クロックＰＢは固定遅延素子ＤＬ
によって立下りのタイミングがパルス列ＰＡの中央に位
置するように設定され、可変遅延回路１２に与えられ
る。可変遅延回路１２は例えば図７に示すように、抵抗
回路１２Ａとバリキャップのような可変容量素子１２Ｂ
とによって構成することができ、可変容量素子１２Ｂに
発振器１５，１６，１７のいずれか一つから正弦波、鋸
歯状波、ランダム波等の変調信号を与えることにより、
これら変調信号の波形に従って可変遅延回路１２の遅延
時間が変化し、トリガ信号ＴＳに各種パターン（波形）
のジッタが与えられる。このジッタを含むトリガ信号Ｔ
Ｓによってパルス列ＰＡがリタンミングされ、ジッタが
付加される。このようにジッタのゆらぎの波形、ゆらぎ
の幅（振幅）、ゆらぎの繰返し周波数は、発振器１５，
１６，１７から与える変調信号によって決定される。こ
のために切替スイッチ１３が設けられ、この切替スイッ
チ１３の切替えによって可変遅延回路１２に与える変調
信号を選択できるように構成される。１８は各発振器１
５，１６，１７の発振周波数、振幅等を設定し、制御す
る制御器を示す。That is, the clock PB is the fixed delay element DL.
Is set so that the falling timing is located at the center of the pulse train PA, and is provided to the variable delay circuit 12. The variable delay circuit 12 is, for example, as shown in FIG. 7, a resistance circuit 12A and a variable capacitance element 12B such as a varicap.
By providing a modulation signal such as a sine wave, a sawtooth wave, or a random wave from any one of the oscillators 15, 16 and 17 to the variable capacitance element 12B,
The delay time of the variable delay circuit 12 changes according to the waveforms of these modulation signals, and various patterns (waveforms) are added to the trigger signal TS.
Jitter is given. Trigger signal T including this jitter
The pulse train PA is retimed by S and jitter is added. Thus, the jitter fluctuation waveform, fluctuation width (amplitude), and fluctuation repetition frequency are
It is determined by the modulation signals given from 16 and 17. For this purpose, a changeover switch 13 is provided, and the modulation signal applied to the variable delay circuit 12 can be selected by switching the changeover switch 13. 18 is each oscillator 1
A controller for setting and controlling the oscillation frequency, amplitude, etc. of 5, 16, 17 is shown.
【０００５】[0005]
【発明が解決しようとする課題】図５に示したジッタ付
加装置によれば波形の種類だけ発振器が必要となり、効
率が悪い。また各発振器１５，１６，１７の発振周波
数、振幅等を制御するには、各発振器１５，１６，１７
に使われている抵抗器、コンデンサ等の素子を切替え、
定数を変更する等の構成が必要となるため回路規模が大
きくなり、コストが高くなる欠点がある。According to the jitter adding apparatus shown in FIG. 5, the oscillator is required for each kind of waveform and the efficiency is low. Further, in order to control the oscillation frequency, the amplitude, etc. of each of the oscillators 15, 16 and 17,
Switching elements such as resistors and capacitors used in
Since a configuration such as changing the constant is required, the circuit scale becomes large and the cost becomes high.
【０００６】この発明の目的は簡単な構成によって付加
するジッタの波形、振幅および繰返し周波数を切り替え
ることができるジッタ付加装置を提供しようとするもの
である。It is an object of the present invention to provide a jitter adding device capable of switching the waveform, amplitude and repetition frequency of the added jitter with a simple structure.
【０００７】[0007]
【課題を解決するための手段】この発明では、ジッタを
付加すべきパルス列の１周期をＮ等分に細分化し、この
細分化した各位相位置を走査する位相走査手段と、この
位相走査手段で走査するいずれか一つの位相位置におい
て、リタイミングフリップフロップにトリガ信号を与え
るデータを発生する位相データ発生手段と、この位相デ
ータ発生手段が発生する位相データと走査手段の走査と
の一致を検出してリタイミングフリップフロップのトリ
ガ入力端子にトリガ信号を与える一致検出回路と、によ
ってジッタ付加装置を構成したものである。According to the present invention, one period of a pulse train to which jitter is added is subdivided into N equal parts, and the phase scanning device scans each subdivided phase position. At any one of the phase positions to be scanned, the phase data generating means for generating the data for giving the trigger signal to the retiming flip-flop and the coincidence between the phase data generated by this phase data generating means and the scanning of the scanning means are detected. And a coincidence detection circuit for applying a trigger signal to the trigger input terminal of the retiming flip-flop, and a jitter adding device is configured.
【０００８】この発明によれば、ジッタを付加すべきパ
ルス列の１周期がＮ等分に細分化され、その細分化され
た各位相位置において、位相データ発生手段から出力さ
れる位相データと一致するごとに、その位相位置でトリ
ガ信号を発生させる。位相データ発生手段から出力され
る位相データを適宜に設定することによってジッタの波
形、繰返し周波数、振幅を選定することができる。According to the present invention, one period of the pulse train to which jitter is added is subdivided into N equal parts, and at each subdivided phase position, the phase data is outputted from the phase data generating means. Each time, a trigger signal is generated at the phase position. By properly setting the phase data output from the phase data generating means, the jitter waveform, repetition frequency, and amplitude can be selected.
【０００９】従って、この発明によれば位相データを各
種用意することにより、ジッタの波形および繰返し周波
数、振幅を自由に選ぶことができ、小規模の回路構成で
多種の波形、振幅、繰返し周波数を持つジッタを付加す
ることができる。Therefore, according to the present invention, by preparing various kinds of phase data, it is possible to freely select the jitter waveform, the repetition frequency and the amplitude, and various waveforms, amplitudes and repetition frequencies can be obtained with a small-scale circuit configuration. The jitter it has can be added.
【００１０】[0010]
【実施例】図１にこの発明の一実施例を示す。図１にお
いて１０はリタイミングフリップフロップ、ＤＬは固定
遅延素子を示す。この例では、この固定遅延素子ＤＬは
図２Ｂに示すように、クロックＰＢの各立下りのタイミ
ングをパルス列ＰＡの各半周期の開始タイミングに合致
させるために設けた場合を示す。FIG. 1 shows an embodiment of the present invention. In FIG. 1, 10 is a retiming flip-flop and DL is a fixed delay element. In this example, as shown in FIG. 2B, the fixed delay element DL is provided so as to match the timing of each falling edge of the clock PB with the start timing of each half cycle of the pulse train PA.
【００１１】この発明では、固定遅延素子ＤＬの後段に
位相走査手段２１を設ける。位相走査手段２１はパルス
列ＰＡの例えば半周期内を細分化し、この細分化した複
数の位相位置を走査する機能を有する。構成としては固
定遅延素子ＤＬから出力されるクロックＰＢを２N 逓倍
する逓倍器２１Ａと、Ｎビットバイナリカウンタ２１Ｂ
とによって構成することができる。２N 逓倍器２１Ａの
逓倍数は、この例ではＮ＝３に選定した場合を例示して
説明する。Ｎ＝３に選定することによりクロックＰＢの
８倍の周波数のクロックＰＣ（図２Ｃ）を得ることがで
き、この８倍の周波数を持つクロックＰＣによってクロ
ックＰＢの１周期Ｔを１／８の分解能で細分化すること
ができる。In the present invention, the phase scanning means 21 is provided at the subsequent stage of the fixed delay element DL. The phase scanning means 21 has a function of subdividing, for example, a half cycle of the pulse train PA, and scanning a plurality of subdivided phase positions. As a configuration, a multiplier 21A for multiplying the clock PB output from the fixed delay element DL by 2 N, and an N-bit binary counter 21B
It can be configured by and. In this example, the case where the number of multiplications of the 2 N multiplier 21A is selected as N = 3 will be described as an example. By selecting N = 3, it is possible to obtain a clock PC (FIG. 2C) having a frequency eight times that of the clock PB. The clock PC having a frequency eight times the cycle T of the clock PB has a resolution of 1/8. Can be subdivided in.
【００１２】逓倍器２１Ａで８倍の周波数に変換された
クロックＰＣは、Ｎビットバイナリカウンタ２１Ｂに入
力され、このＮビットバイナリカウンタ２１Ｂによって
計数される。Ｎビットバイナリカウンタ２１ＢはＮ＝３
とすれば３個の出力端子Ｄ0 〜Ｄ2 を有し、この出力端
子Ｄ0 〜Ｄ2 に順次計数値が出力される。これと共に桁
上出力端子Ｃに桁上出力信号ＣＹが出力される。The clock PC, which has been converted to a frequency eight times higher by the multiplier 21A, is input to the N-bit binary counter 21B and counted by the N-bit binary counter 21B. The N-bit binary counter 21B has N = 3
Then, it has three output terminals D 0 to D 2 , and the count values are sequentially output to the output terminals D 0 to D 2 . At the same time, the carry output signal CY is output to the carry output terminal C.
【００１３】この桁上出力信号は位相データ発生手段２
２に与えられる。位相データ発生手段２２はＭビットア
ドレスカウンタ２２Ａと、このＭビットアドレスカウン
タ２２Ａから出力されるアドレス信号によってアクセス
される記憶器２２Ｂとによって構成することができる。
ここで、Ｍ＝３に選定したとすると、アドレスカウンタ
２２Ａは３個の出力端子Ｄ0 〜Ｄ2 を有し、この３個の
出力端子Ｄ0 〜Ｄ2 に計数値を出力する。This carry output signal is the phase data generating means 2
Given to 2. The phase data generating means 22 can be composed of an M-bit address counter 22A and a storage unit 22B accessed by an address signal output from the M-bit address counter 22A.
Here, assuming that selected in M = 3, the address counter 22A has three output terminals D 0 to D 2, and outputs the count value to the three output terminals D 0 to D 2.
【００１４】図２ＤにＮビットバイナリカウンタ２１Ｂ
の桁上信号ＣＹを示す。桁上信号ＣＹが１個出力される
ごとにアドレスカウンタ２２Ａから出力されるアドレス
信号（図２Ｅ）は０，１，２，３，４…７，０，１，
２，３…と変化する。図２Ｆは記憶器２２Ｂに記憶した
位相データを示す。図２Ｆに示す位相データ４，５，
４，３，２，１，２・・・は走査手段２１の細分化した
各位相位置、つまりＮビットバイナリカウンタ２１Ｂの
計数内容に対応する。FIG. 2D shows an N-bit binary counter 21B.
Shows the carry signal CY of. Whenever one carry signal CY is output, the address signal (FIG. 2E) output from the address counter 22A is 0, 1, 2, 3, 4 ... 7, 0, 1,
It changes to 2, 3 ... FIG. 2F shows the phase data stored in the memory 22B. Phase data 4, 5, shown in FIG. 2F
4, 3, 2, 1, 2, ... Correspond to each subdivided phase position of the scanning means 21, that is, the count content of the N-bit binary counter 21B.
【００１５】記憶器２２Ｂから読み出される位相データ
と、位相走査手段２１から出力される各位相位置を表す
値とを一致検出回路２３に与え、一致検出回路２３にお
いて位相走査手段２１の位相走査位置が位相データ発生
手段２２から出力される位相データと一致したとき、そ
の一致検出出力（図２Ｈ）をアンドゲート２４を通じて
リタイミングフリップフロップ１０のトリガ入力端子Ｔ
に与えることにより、位相データ発生手段２２から出力
される位相データによって規定される位相位置でリタイ
ミングフリップフロップ１０をトリガし、リタイミング
フリップフロップ１０の出力ＰＪ（図２Ｊ）を反転させ
ることができる。The phase data read from the memory 22B and the values representing the respective phase positions output from the phase scanning means 21 are given to the coincidence detecting circuit 23, and the phase scanning position of the phase scanning means 21 is determined by the coincidence detecting circuit 23. When it matches the phase data output from the phase data generating means 22, the match detection output (FIG. 2H) is passed through the AND gate 24 to the trigger input terminal T of the retiming flip-flop 10.
To the retiming flip-flop 10 at the phase position defined by the phase data output from the phase data generating means 22 and the output PJ (FIG. 2J) of the retiming flip-flop 10 can be inverted. ..
【００１６】図２に示した例では、位相データが４，
５，４，３，２，１，２，３，４，５…の順に出力され
る例を示した。従って一致検出回路２３は位相位置４の
位置と、位相位置５の位置と、位相位置４の位置、位相
位置３，位相位置２，位相位置１，位相位置２，位相位
置３の各位置で一致検出出力（図２Ｈ）を発生する。こ
の一致検出出力をアンドゲート２４に与え、このアンド
ゲート２４で逓倍器２１Ａから出力されるクロックＰＣ
の一部ＰＩを取り出し、この信号ＰＩ（図２Ｉ）をリタ
イミングフリップフロップ１０のトリガ入力端子Ｔに与
えることにより、リタイミングフリップフロップ１０の
出力端子Ｑから図２Ｊに示す信号ＰＪを得ることができ
る。In the example shown in FIG. 2, the phase data is 4,
The example in which the data is output in the order of 5, 4, 3, 2, 1, 2, 3, 4, 5 ... Therefore, the coincidence detection circuit 23 coincides with the position of the phase position 4, the position of the phase position 5, the position of the phase position 4, the phase position 3, the phase position 2, the phase position 1, the phase position 2, and the phase position 3. Generate the detection output (FIG. 2H). This coincidence detection output is given to the AND gate 24, and the AND gate 24 outputs the clock PC output from the multiplier 21A.
2J can be obtained from the output terminal Q of the retiming flip-flop 10 by taking out a part PI of the same and applying this signal PI (FIG. 2I) to the trigger input terminal T of the retiming flip-flop 10. it can.
【００１７】信号ＰＪの前縁および後縁は位相位置３を
中心として位相位置１，２は進み位相、位相位置４，５
は遅れ位相とすることができる。図２Ｋに信号ＰＪに付
加されたジッタの等価な波形を示す。この例では、ジッ
タのゆらぎの振幅が５−１＝４単位、周期８クロックＰ
Ｂの三角波状に位相が変化するジッタを付加した場合を
示す。なお、ジッタのゆらぎの振幅は記憶器２２Ｂに記
憶した位相データの最大値から最小値を差し引くことに
よって求められる。尚、ジッタのゆらぎの振幅はＮ＝３
の場合、振幅１単位＝外部クロックＰＢの周期÷２3、
すなわち外部クロックＰＢの周期が１μｓであったら、
振幅１単位は時間換算で１２５μｓである。The leading edge and the trailing edge of the signal PJ are centered on the phase position 3 and the phase positions 1 and 2 are advanced phases and the phase positions 4 and 5 are.
Can be a lag phase. FIG. 2K shows an equivalent waveform of the jitter added to the signal PJ. In this example, the amplitude of jitter fluctuation is 5-1 = 4 units, and the cycle is 8 clocks P.
The case where jitter in which the phase changes in a triangular waveform of B is added is shown. The amplitude of the jitter fluctuation is obtained by subtracting the minimum value from the maximum value of the phase data stored in the memory 22B. The amplitude of jitter fluctuation is N = 3
In the case of, the amplitude 1 unit = the period of the external clock PB / 2 3
That is, if the cycle of the external clock PB is 1 μs,
One unit of amplitude is 125 μs in terms of time.
【００１８】位相データ発生器２２を構成する記憶器２
２Ｂは、例えばＲＡＭによって構成することができる。
記憶器２２ＢをＲＡＭによって構成することにより位相
データを書換えることができる。２５は記憶器２２Ｂの
記憶内容を書換えるための制御器（マイクロコンピュー
タ）を示す。この制御器２５には外部メモリ２６が接続
され、外部メモリ２６に各種のパターンを持つ位相デー
タを用意しておき、外部メモリ２６に用意した位相デー
タを必要に応じて記憶器２２Ｂに書き込むことにより、
各種の波形、振幅、繰返し周波数を持つジッタを発生さ
せることができる。Storage device 2 constituting the phase data generator 22
2B can be constituted by, for example, a RAM.
The phase data can be rewritten by configuring the memory 22B with a RAM. Reference numeral 25 denotes a controller (microcomputer) for rewriting the contents stored in the memory 22B. An external memory 26 is connected to the controller 25, phase data having various patterns is prepared in the external memory 26, and the phase data prepared in the external memory 26 is written in the memory 22B as necessary. ,
It is possible to generate jitter having various waveforms, amplitudes, and repetition frequencies.
【００１９】以下に、各種の位相データを記憶器２２Ｂ
に記憶させた場合の例を示す。図３は記憶器２２Ｂの第
１アドレス０に位相データ０を記憶させ、第２アドレス
１に位相データ１を記憶させ、第３アドレス２に位相デ
ータ２を記憶させ、第４アドレス３に位相データ３を記
憶させ、第５アドレス４に位相データ４を記憶させ、以
下同様に各アドレス５，６，７に位相データ５，６，７
を記憶させた場合を示す。この場合には、一致検出回路
２３から出力される一致検出出力は図３Ｂに示すように
出力され、アンドゲート２４からは図３Ｃに示すトリガ
信号が出力される。この結果、図３Ｄに示すリタイミン
グフリップフロップの出力ＰＪが得られる。この場合の
ジッタの等価波形は図３Ｅに示すように振幅が７単位、
周期が８クロックＰＢの鋸歯状となる。Below, various phase data are stored in the memory 22B.
The following shows an example of the case of storing in the. In FIG. 3, the phase data 0 is stored in the first address 0 of the memory 22B, the phase data 1 is stored in the second address 1, the phase data 2 is stored in the third address 2, and the phase data is stored in the fourth address 3. 3 is stored, the phase data 4 is stored in the fifth address 4, and the phase data 5, 6, 7 are similarly stored in the respective addresses 5, 6, 7.
Shows the case where is stored. In this case, the match detection output output from the match detection circuit 23 is output as shown in FIG. 3B, and the AND gate 24 outputs the trigger signal shown in FIG. 3C. As a result, the output PJ of the retiming flip-flop shown in FIG. 3D is obtained. The equivalent waveform of the jitter in this case has an amplitude of 7 units as shown in FIG. 3E,
It has a sawtooth cycle with a period of 8 clocks PB.
【００２０】この二つの事例から明らかなように、位相
データ発生手段２２から出力する位相データを各種用意
することによりジッタの波形、振幅、繰返し周波数の変
更を容易に行うことができる。図４にＮ＝４，Ｍ＝４に
採った場合の各種の位相データとジッタの等価波形を示
す。Ｎ＝４に採ることにより２N 逓倍器２１Ａ（図１）
はクロックＰＢを１６逓倍する。従って、この場合には
パルス列ＰＡの半周期の１／１６に細分化することにな
る。また位相走査手段２１は４個の出力端子を持つこと
になり、位相データ発生手段２２を構成する記憶器２２
Ｂはアドレスが１６個、出力端子は４個となる。As is clear from these two cases, the jitter waveform, amplitude, and repetition frequency can be easily changed by preparing various kinds of phase data output from the phase data generating means 22. FIG. 4 shows equivalent waveforms of various phase data and jitter when N = 4 and M = 4. By adopting N = 4, a 2 N multiplier 21A (FIG. 1)
Multiplies the clock PB by 16. Therefore, in this case, the pulse train PA is divided into 1/16 of a half cycle. Further, the phase scanning means 21 has four output terminals, and the memory 22 which constitutes the phase data generating means 22.
B has 16 addresses and 4 output terminals.
【００２１】図４Ａはデータの変化点、図４Ｂは位相デ
ータ発生手段２２を構成する記憶器２２Ｂのアドレスを
示す。図４Ｃは記憶器２２Ｂの各アドレスに位相データ
として０，２，４，６，８，Ａ（１０），Ｃ（１２），
Ｅ（１４）を書き込んだ場合を示す。このような位相デ
ータを記憶器２２Ｂに書き込んだ場合には、ジッタの等
価的な波形は鋸歯状となる。このときジッタのゆれ幅
（鋸歯状波の振幅）はＥ−０＝１４単位、周期８アドレ
スとなる。FIG. 4A shows a change point of data, and FIG. 4B shows an address of the memory 22B constituting the phase data generating means 22. 4C shows 0, 2, 4, 6, 8, A (10), C (12), as phase data at each address of the memory 22B.
The case where E (14) is written is shown. When such phase data is written in the memory 22B, the equivalent waveform of jitter has a sawtooth shape. At this time, the fluctuation width of the jitter (amplitude of the sawtooth wave) is E-0 = 14 units and the period is 8 addresses.
【００２２】図４Ｄは位相データとしてアドレス０〜７
に４，５，６，７，８，９，Ａ，Ｂ，を記憶させた場合
を示す。この場合にはジッタのゆれ幅はＢ−４＝７単
位、周期８アドレスの鋸歯状となる。図４Ｅは位相デー
タとしてアドレス０〜Ｆに０，１，２，３，…Ｄ，Ｅ，
Ｆを記憶させた場合を示す。この場合には、ジッタのゆ
れ幅はＦ−０＝１５単位、周期１６アドレスとなる。FIG. 4D shows addresses 0 to 7 as phase data.
The case where 4, 5, 6, 7, 8, 9, A, and B are stored in FIG. In this case, the jitter fluctuation width is B-4 = 7 units and has a sawtooth shape with a period of 8 addresses. FIG. 4E shows 0, 1, 2, 3, ... D, E, at addresses 0 to F as phase data.
The case where F is stored is shown. In this case, the jitter fluctuation width is F-0 = 15 units and the period is 16 addresses.
【００２３】図４Ｆはアドレス０〜３に位相データとし
て１，５，９，Ｄを記憶させた場合を示す。このように
構成した場合には、ジッタのゆれ幅は１２単位、周期は
４アドレスとなる。このように、この発明によれば位相
データに従ってジッタのゆれ幅および波形、繰返し周波
数を規定することができる。上述では、Ｎ＝３、Ｍ＝３
およびＮ＝４，Ｍ＝４の場合を例示して説明したが、実
用に供する際はＮ＝８，Ｍ＝８程度に採ることが実際的
である。このとき、分解能は１／１２８となる。この程
度の分解能とすることによりジッタの波形を正弦波状、
あるいはランダム波形等、各種の波形を発生させること
ができる。FIG. 4F shows a case where the phase data 1, 5, 9 and D are stored in the addresses 0 to 3. With this configuration, the jitter fluctuation width is 12 units and the cycle is 4 addresses. As described above, according to the present invention, the fluctuation width and waveform of jitter and the repetition frequency can be defined according to the phase data. In the above, N = 3, M = 3
Although the case where N = 4 and M = 4 has been described as an example, it is practical to use N = 8 and M = 8 when practically used. At this time, the resolution is 1/128. With this level of resolution, the jitter waveform is sinusoidal,
Alternatively, various waveforms such as a random waveform can be generated.
【００２４】[0024]
【発明の効果】以上説明したように、この発明によれば
外部メモリ２６に各種の位相データを用意しておき、こ
の外部メモリ２６から位相データ発生手段２２を構成す
る記憶器２２Ｂに位相データを転送するだけでジッタの
波形と、周期およびゆれ幅を自由に変更することができ
る。As described above, according to the present invention, various phase data are prepared in the external memory 26, and the phase data is stored in the memory 22B constituting the phase data generating means 22 from the external memory 26. The jitter waveform, period, and fluctuation width can be freely changed simply by transferring.
【００２５】よって、簡単な構成で多種のジッタを発生
することができる。この点で安価で多種のジッタを発生
することができるジッタ付加装置を提供することがで
き、その効果は実用に供して頗る大である。Therefore, various types of jitter can be generated with a simple structure. In this respect, it is possible to provide a jitter adding device that is inexpensive and can generate various types of jitter, and its effect is great for practical use.
【図１】この発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】この発明の動作を説明するための波形図。FIG. 2 is a waveform diagram for explaining the operation of the present invention.
【図３】図２と同様の波形図。FIG. 3 is a waveform diagram similar to FIG.
【図４】図２と条件が異なる場合の動作を説明するため
の波形図。FIG. 4 is a waveform diagram for explaining the operation when the conditions are different from those in FIG.
【図５】従来の技術を説明するためのブロック図。FIG. 5 is a block diagram for explaining a conventional technique.
【図６】従来の技術の動作を説明するための波形図。FIG. 6 is a waveform diagram for explaining the operation of the conventional technique.
【図７】従来の技術に用いた可変遅延回路の一例を示す
接続図。FIG. 7 is a connection diagram showing an example of a variable delay circuit used in a conventional technique.
１０ リタイミングフリップフロップ ２１ 位相走査手段 ２２ 位相データ発生手段 ２３ 一致検出回路 ２５ 制御器 ２６ 外部メモリ 10 Retiming Flip-Flop 21 Phase Scanning Means 22 Phase Data Generating Means 23 Match Detection Circuit 25 Controller 26 External Memory
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【手続補正書】[Procedure amendment]
【提出日】平成４年７月２０日[Submission date] July 20, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の詳細な説明[Name of item to be amended] Detailed explanation of the invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】この発明は、例えば各種の再生装
置等で発生するジッタ、あるいは伝送路で発生するジッ
タを人工的に発生させ、ジッタ除去回路等の試験を行う
ことに利用することができるジッタ付加装置に関する。BACKGROUND OF THE INVENTION The present invention can be used to test a jitter removing circuit or the like by artificially generating the jitter generated in various reproducing devices or the like or the jitter generated in the transmission path. The present invention relates to a jitter adding device.
【０００２】[0002]
【従来の技術】例えば、コンパクトディスクあるいは磁
気テープ等から信号を再生する場合、あるいは伝送路を
通じて信号を授受する場合等においてはジッタが発生す
る。これらのジッタはジッタ除去回路によって除去され
て良質な信号とされて再生される。例えば、ジッタ除去
回路のジッタ除去率を測定するには予め規定されたジッ
タを含む信号が必要となる。このような目的のためにジ
ッタ付加装置が用いられ、ジッタ付加装置によってパル
ス列に規定のジッタを付加し、このジッタが付加された
パルス列を利用して各種の試験、測定が行われる。2. Description of the Related Art For example, jitter is generated when a signal is reproduced from a compact disc or a magnetic tape, or when a signal is transmitted and received through a transmission line. These jitters are removed by the jitter removing circuit and reproduced as high quality signals. For example, in order to measure the jitter removal rate of the jitter removal circuit, a signal containing predetermined jitter is required. A jitter adding device is used for such a purpose, a prescribed jitter is added to the pulse train by the jitter adding device, and various tests and measurements are performed using the pulse train to which the jitter is added.
【０００３】図５に従来のジッタ付加装置の構成を示
す。図中１１はリタイミングフリップフロップを示す。
このリタイミングフリップフロップ１１のデータ入力端
子Ｄにジッタを付加すべきパルス列ＰＡ（図６Ａ）を入
力し、トリガ入力端子にクロックＰＢ（図６Ｂ）から生
成したトリガ信号ＴＳを入力する。トリガ信号ＴＳは可
変遅延回路１２において遅延時間が変調され、この結果
として出力端子Ｑにジッタが付加されたパルス列が出力
される。FIG. 5 shows the configuration of a conventional jitter adding device. Reference numeral 11 in the figure denotes a retiming flip-flop.
This type of retiming the pulse train to be added jitter to the data input terminal D of the flip-flop 11 PA (FIG. 6A), and inputs a trigger signal TS which is generated from the clock PB (FIG. 6B) to the trigger input pin. The delay time of the trigger signal TS is modulated by the variable delay circuit 12, and as a result, a pulse train with jitter added is output to the output terminal Q.
【０００４】つまり、クロックＰＢは固定遅延素子ＤＬ
によって立下りのタイミングがパルス列ＰＡの中央に位
置するように設定され、可変遅延回路１２に与えられ
る。可変遅延回路１２は例えば図７に示すように、抵抗
回路１２Ａとバリキャップのような可変容量素子１２Ｂ
とによって構成することができ、可変容量素子１２Ｂに
発振器１５，１６，１７のいずれか一つから正弦波、鋸
歯状波、ランダム波等の変調信号を与えることにより、
これら変調信号の波形に従って可変遅延回路１２の遅延
時間が変化し、トリガ信号ＴＳに各種パターン（波形）
のジッタが与えられる。このジッタを含むトリガ信号Ｔ
Ｓによってパルス列ＰＡがリタイミングされ、ジッタが
付加される。このようにジッタのゆらぎの波形、ゆらぎ
の幅（振幅）、ゆらぎの繰返し周波数は、発振器１５，
１６，１７から与える変調信号によって決定される。こ
のために切替スイッチＳＷが設けられ、この切替スイッ
チＳＷの切替えによって可変遅延回路１２に与える変調
信号を選択できるように構成される。１８は各発振器１
５，１６，１７の発振周波数、振幅等を設定し、制御す
る制御器を示す。That is, the clock PB is the fixed delay element DL.
Is set so that the falling timing is located at the center of the pulse train PA, and is provided to the variable delay circuit 12. The variable delay circuit 12 is, for example, as shown in FIG. 7, a resistance circuit 12A and a variable capacitance element 12B such as a varicap.
By providing a modulation signal such as a sine wave, a sawtooth wave, or a random wave from any one of the oscillators 15, 16 and 17 to the variable capacitance element 12B,
The delay time of the variable delay circuit 12 changes according to the waveforms of these modulation signals, and various patterns (waveforms) are added to the trigger signal TS.
Jitter is given. Trigger signal T including this jitter
The pulse train PA is retimed by S and jitter is added. In this way, the jitter fluctuation waveform, fluctuation width (amplitude), and fluctuation repetition frequency are
It is determined by the modulation signals given from 16 and 17. To this end, a changeover switch SW is provided, and the modulation signal applied to the variable delay circuit 12 can be selected by switching the changeover switch SW . 18 is each oscillator 1
A controller for setting and controlling the oscillation frequency, amplitude, etc. of 5, 16 and 17 is shown.
【０００５】[0005]
【発明が解決しようとする課題】図５に示したジッタ付
加装置によれば波形の種類だけ発振器が必要となり、効
率が悪い。また各発振器１５，１６，１７の発振周波
数、振幅等を制御するには、各発振器１５，１６，１７
に使われている抵抗器、コンデンサ等の素子を切替え、
定数を変更する等の構成が必要となるため回路規模が大
きくなり、コストが高くなる欠点がある。According to the jitter adding apparatus shown in FIG. 5, the oscillator is required for each kind of waveform and the efficiency is low. Further, in order to control the oscillation frequency, the amplitude, etc. of each of the oscillators 15, 16 and 17,
Switching elements such as resistors and capacitors used in
Since a configuration such as changing the constant is required, the circuit scale becomes large and the cost becomes high.
【０００６】この発明の目的は簡単な構成によって付加
するジッタの波形、振幅および繰返し周波数を切り替え
ることができるジッタ付加装置を提供しようとするもの
である。It is an object of the present invention to provide a jitter adding device capable of switching the waveform, amplitude and repetition frequency of the added jitter with a simple structure.
【０００７】[0007]
【課題を解決するための手段】この発明では、ジッタを
付加すべきパルス列の１周期を等分に細分化し、この細
分化した各位相位置を走査する位相走査手段と、この位
相走査手段で走査するいずれか一つの位相位置におい
て、リタイミングフリップフロップにトリガ信号を与え
るデータを発生する位相データ発生手段と、この位相デ
ータ発生手段が発生する位相データと走査手段の走査と
の一致を検出してリタイミングフリップフロップのトリ
ガ入力端子にトリガ信号を与える一致検出回路と、によ
ってジッタ付加装置を構成したものである。Means for Solving the Problems] In the present invention, subdivided into equal intervals of one cycle of the pulse train to be added to jitter, phase scanning means for scanning the respective phase position this subdivision, scanned by the phase scan means At any one of the phase positions, the phase data generating means for generating the data for giving the trigger signal to the retiming flip-flop and the coincidence between the phase data generated by this phase data generating means and the scanning of the scanning means are detected. A jitter adding device is configured by a coincidence detecting circuit which gives a trigger signal to a trigger input terminal of a retiming flip-flop.
【０００８】この発明によれば、ジッタを付加すべきパ
ルス列の１周期がＮ等分に細分化され、その細分化され
た各位相位置において、位相データ発生手段から出力さ
れる位相データと一致するごとに、その位相位置でトリ
ガ信号を発生させる。位相データ発生手段から出力され
る位相データを適宜に設定することによってジッタの波
形、繰返し周波数、振幅を選定することができる。According to the present invention, one period of the pulse train to which jitter is added is subdivided into N equal parts, and at each subdivided phase position, the phase data is outputted from the phase data generating means. Each time, a trigger signal is generated at the phase position. By properly setting the phase data output from the phase data generating means, the jitter waveform, repetition frequency, and amplitude can be selected.
【０００９】従って、この発明によれば位相データを各
種用意することにより、ジッタの波形および繰返し周波
数、振幅を自由に選ぶことができ、小規模の回路構成で
多種の波形、振幅、繰返し周波数を持つジッタを付加す
ることができる。Therefore, according to the present invention, by preparing various kinds of phase data, it is possible to freely select the jitter waveform, the repetition frequency and the amplitude, and various waveforms, amplitudes and repetition frequencies can be obtained with a small-scale circuit configuration. The jitter it has can be added.
【００１０】[0010]
【実施例】図１にこの発明の一実施例を示す。図１にお
いて１０はリタイミングフリップフロップ、ＤＬは固定
遅延素子を示す。この例では、この固定遅延素子ＤＬは
図２Ｂに示すように、クロックＰＢの各立下りのタイミ
ングをパルス列ＰＡの各半周期の開始タイミングに合致
させるために設けた場合を示す。FIG. 1 shows an embodiment of the present invention. In FIG. 1, 10 is a retiming flip-flop and DL is a fixed delay element. In this example, as shown in FIG. 2B, the fixed delay element DL is provided so as to match the timing of each falling edge of the clock PB with the start timing of each half cycle of the pulse train PA.
【００１１】この発明では、固定遅延素子ＤＬの後段に
位相走査手段２１を設ける。位相走査手段２１はパルス
列ＰＡの例えば半周期内を細分化し、この細分化した複
数の位相位置を走査する機能を有する。構成としては固
定遅延素子ＤＬから出力されるクロックＰＢを２N 逓倍
する逓倍器２１Ａと、Ｎビットバイナリカウンタ２１Ｂ
とによって構成することができる。２N 逓倍器２１Ａの
逓倍数は、この例ではＮ＝３に選定した場合を例示して
説明する。Ｎ＝３に選定することによりクロックＰＢの
８倍の周波数のクロックＰＣ（図２Ｃ）を得ることがで
き、この８倍の周波数を持つクロックＰＣによってクロ
ックＰＢの１周期Ｔを１／８の分解能で細分化すること
ができる。In the present invention, the phase scanning means 21 is provided at the subsequent stage of the fixed delay element DL. The phase scanning means 21 has a function of subdividing, for example, a half cycle of the pulse train PA, and scanning a plurality of subdivided phase positions. As a configuration, a multiplier 21A for multiplying the clock PB output from the fixed delay element DL by 2 N, and an N-bit binary counter 21B
It can be configured by and. In this example, the case where the number of multiplications of the 2 N multiplier 21A is selected as N = 3 will be described as an example. By selecting N = 3, it is possible to obtain a clock PC (FIG. 2C) having a frequency eight times that of the clock PB. The clock PC having a frequency eight times the cycle T of the clock PB has a resolution of 1/8. Can be subdivided in.
【００１２】逓倍器２１Ａで８倍の周波数に変換された
クロックＰＣは、Ｎビットバイナリカウンタ２１Ｂに入
力され、このＮビットバイナリカウンタ２１Ｂによって
計数される。Ｎビットバイナリカウンタ２１ＢはＮ＝３
とすれば３個の出力端子Ｄ0 〜Ｄ2 を有し、この出力端
子Ｄ0 〜Ｄ2 に順次計数値が出力される。これと共に桁
上出力端子Ｃに桁上出力信号ＣＹが出力される。The clock PC, which has been converted to a frequency eight times higher by the multiplier 21A, is input to the N-bit binary counter 21B and counted by the N-bit binary counter 21B. The N-bit binary counter 21B has N = 3
Then, it has three output terminals D 0 to D 2 , and the count values are sequentially output to the output terminals D 0 to D 2 . At the same time, the carry output signal CY is output to the carry output terminal C.
【００１３】この桁上出力信号は位相データ発生手段２
２に与えられる。位相データ発生手段２２はＭビットア
ドレスカウンタ２２Ａと、このＭビットアドレスカウン
タ２２Ａから出力されるアドレス信号によってアクセス
される記憶器２２Ｂとによって構成することができる。
ここで、Ｍ＝３に選定したとすると、アドレスカウンタ
２２Ａは３個の出力端子Ｄ0 〜Ｄ2 を有し、この３個の
出力端子Ｄ0 〜Ｄ2 に計数値を出力する。This carry output signal is the phase data generating means 2
Given to 2. The phase data generating means 22 can be composed of an M-bit address counter 22A and a storage unit 22B accessed by an address signal output from the M-bit address counter 22A.
Here, assuming that selected in M = 3, the address counter 22A has three output terminals D 0 to D 2, and outputs the count value to the three output terminals D 0 to D 2.
【００１４】図２ＤにＮビットバイナリカウンタ２１Ｂ
の桁上信号ＣＹを示す。桁上信号ＣＹが１個出力される
ごとにアドレスカウンタ２２Ａから出力されるアドレス
信号（図２Ｅ）は０，１，２，３，４…７，０，１，
２，３…と変化する。図２Ｆは記憶器２２Ｂに記憶した
位相データを示す。図２Ｆに示す位相データ４，５，
４，３，２，１，２・・・は走査手段２１の細分化した
各位相位置、つまりＮビットバイナリカウンタ２１Ｂの
計数内容に対応する。FIG. 2D shows an N-bit binary counter 21B.
Shows the carry signal CY of. Whenever one carry signal CY is output, the address signal (FIG. 2E) output from the address counter 22A is 0, 1, 2, 3, 4 ... 7, 0, 1,
It changes to 2, 3 ... FIG. 2F shows the phase data stored in the memory 22B. Phase data 4, 5, shown in FIG. 2F
4, 3, 2, 1, 2, ... Correspond to each subdivided phase position of the scanning means 21, that is, the count content of the N-bit binary counter 21B.
【００１５】記憶器２２Ｂから読み出される位相データ
と、位相走査手段２１から出力される各位相位置を表す
値とを一致検出回路２３に与え、一致検出回路２３にお
いて位相走査手段２１の位相走査位置が位相データ発生
手段２２から出力される位相データと一致したとき、そ
の一致検出出力（図２Ｈ）をアンドゲート２４を通じて
リタイミングフリップフロップ１０のトリガ入力端子Ｔ
に与えることにより、位相データ発生手段２２から出力
される位相データによって規定される位相位置でリタイ
ミングフリップフロップ１０をトリガし、リタイミング
フリップフロップ１０の出力ＰＪ（図２Ｊ）を反転させ
ることができる。The phase data read from the memory 22B and the values representing the respective phase positions output from the phase scanning means 21 are given to the coincidence detecting circuit 23, and the phase scanning position of the phase scanning means 21 is determined by the coincidence detecting circuit 23. When it matches the phase data output from the phase data generating means 22, the match detection output (FIG. 2H) is passed through the AND gate 24 to the trigger input terminal T of the retiming flip-flop 10.
To the retiming flip-flop 10 at the phase position defined by the phase data output from the phase data generating means 22 and the output PJ (FIG. 2J) of the retiming flip-flop 10 can be inverted. ..
【００１６】図２に示した例では、位相データが４，
５，４，３，２，１，２，３，４，５…の順に出力され
る例を示した。従って一致検出回路２３は位相位置４の
位置と、位相位置５の位置と、位相位置４の位置、位相
位置３，位相位置２，位相位置１，位相位置２，位相位
置３の各位置で一致検出出力（図２Ｈ）を発生する。こ
の一致検出出力をアンドゲート２４に与え、このアンド
ゲート２４で逓倍器２１Ａから出力されるクロックＰＣ
の一部ＰＩを取り出し、この信号ＰＩ（図２Ｉ）をリタ
イミングフリップフロップ１０のトリガ入力端子Ｔに与
えることにより、リタイミングフリップフロップ１０の
出力端子Ｑから図２Ｊに示す信号ＰＪを得ることができ
る。In the example shown in FIG. 2, the phase data is 4,
The example in which the data is output in the order of 5, 4, 3, 2, 1, 2, 3, 4, 5 ... Therefore, the coincidence detection circuit 23 coincides with the position of the phase position 4, the position of the phase position 5, the position of the phase position 4, the phase position 3, the phase position 2, the phase position 1, the phase position 2, and the phase position 3. Generate the detection output (FIG. 2H). This coincidence detection output is given to the AND gate 24, and the AND gate 24 outputs the clock PC output from the multiplier 21A.
2J can be obtained from the output terminal Q of the retiming flip-flop 10 by taking out a part PI of the same and applying this signal PI (FIG. 2I) to the trigger input terminal T of the retiming flip-flop 10. it can.
【００１７】信号ＰＪの前縁および後縁は位相位置３を
中心として位相位置１，２は進み位相、位相位置４，５
は遅れ位相とすることができる。図２Ｋに信号ＰＪに付
加されたジッタの等価な波形を示す。この例では、ジッ
タのゆらぎの振幅が５−１＝４単位、周期８クロックＰ
Ｂの三角波状に位相が変化するジッタを付加した場合を
示す。なお、ジッタのゆらぎの振幅は記憶器２２Ｂに記
憶した位相データの最大値から最小値を差し引くことに
よって求められる。尚、ジッタのゆらぎの振幅はＮ＝３
の場合、振幅１単位＝外部クロックＰＢの周期÷２3、
すなわち外部クロックＰＢの周期が１μｓであったら、
振幅１単位は時間換算で１２５ｎｓである。The leading edge and the trailing edge of the signal PJ are centered on the phase position 3 and the phase positions 1 and 2 are advanced phases and the phase positions 4 and 5 are.
Can be a lag phase. FIG. 2K shows an equivalent waveform of the jitter added to the signal PJ. In this example, the amplitude of jitter fluctuation is 5-1 = 4 units, and the cycle is 8 clocks P.
The case where jitter in which the phase changes in a triangular waveform of B is added is shown. The amplitude of the jitter fluctuation is obtained by subtracting the minimum value from the maximum value of the phase data stored in the memory 22B. The amplitude of jitter fluctuation is N = 3
In the case of, the amplitude 1 unit = the period of the external clock PB / 2 3
That is, if the cycle of the external clock PB is 1 μs,
One unit of amplitude is 125 ns in terms of time.
【００１８】位相データ発生器２２を構成する記憶器２
２Ｂは、例えばＲＡＭによって構成することができる。
記憶器２２ＢをＲＡＭによって構成することにより位相
データを書換えることができる。２５は記憶器２２Ｂの
記憶内容を書換えるための制御器（マイクロコンピュー
タ）を示す。この制御器２５には外部メモリ２６が接続
され、外部メモリ２６に各種のパターンを持つ位相デー
タを用意しておき、外部メモリ２６に用意した位相デー
タを必要に応じて記憶器２２Ｂに書き込むことにより、
各種の波形、振幅、繰返し周波数を持つジッタを発生さ
せることができる。Storage device 2 constituting the phase data generator 22
2B can be constituted by, for example, a RAM.
The phase data can be rewritten by configuring the memory 22B with a RAM. Reference numeral 25 denotes a controller (microcomputer) for rewriting the contents stored in the memory 22B. An external memory 26 is connected to the controller 25, phase data having various patterns is prepared in the external memory 26, and the phase data prepared in the external memory 26 is written in the memory 22B as necessary. ,
It is possible to generate jitter having various waveforms, amplitudes, and repetition frequencies.
【００１９】以下に、各種の位相データを記憶器２２Ｂ
に記憶させた場合の例を示す。図３は記憶器２２Ｂの第
１アドレス０に位相データ０を記憶させ、第２アドレス
１に位相データ１を記憶させ、第３アドレス２に位相デ
ータ２を記憶させ、第４アドレス３に位相データ３を記
憶させ、第５アドレス４に位相データ４を記憶させ、以
下同様に各アドレス５，６，７に位相データ５，６，７
を記憶させた場合を示す。この場合には、一致検出回路
２３から出力される一致検出出力は図３Ｂに示すように
出力され、アンドゲート２４からは図３Ｃに示すトリガ
信号が出力される。この結果、図３Ｄに示すリタイミン
グフリップフロップの出力ＰＪが得られる。この場合の
ジッタの等価波形は図３Ｅに示すように振幅が７単位、
周期が８クロックＰＢの鋸歯状となる。Below, various phase data are stored in the memory 22B.
The following shows an example of the case of storing in the. In FIG. 3, the phase data 0 is stored in the first address 0 of the memory 22B, the phase data 1 is stored in the second address 1, the phase data 2 is stored in the third address 2, and the phase data is stored in the fourth address 3. 3 is stored, the phase data 4 is stored in the fifth address 4, and the phase data 5, 6, 7 are similarly stored in the respective addresses 5, 6, 7.
Shows the case where is stored. In this case, the match detection output output from the match detection circuit 23 is output as shown in FIG. 3B, and the AND gate 24 outputs the trigger signal shown in FIG. 3C. As a result, the output PJ of the retiming flip-flop shown in FIG. 3D is obtained. The equivalent waveform of the jitter in this case has an amplitude of 7 units as shown in FIG. 3E,
It has a sawtooth cycle with a period of 8 clocks PB.
【００２０】この二つの事例から明らかなように、位相
データ発生手段２２から出力する位相データを各種用意
することによりジッタの波形、振幅、繰返し周波数の変
更を容易に行うことができる。図４にＮ＝４，Ｍ＝４に
採った場合の各種の位相データとジッタの等価波形を示
す。Ｎ＝４に採ることにより２N 逓倍器２１Ａ（図１）
はクロックＰＢを１６逓倍する。従って、この場合には
パルス列ＰＡの半周期の１／１６に細分化することにな
る。また位相走査手段２１は４個の出力端子を持つこと
になり、位相データ発生手段２２を構成する記憶器２２
Ｂはアドレスが１６個、出力端子は４個となる。As is clear from these two cases, the jitter waveform, amplitude, and repetition frequency can be easily changed by preparing various kinds of phase data output from the phase data generating means 22. FIG. 4 shows equivalent waveforms of various phase data and jitter when N = 4 and M = 4. By adopting N = 4, a 2 N multiplier 21A (FIG. 1)
Multiplies the clock PB by 16. Therefore, in this case, the pulse train PA is divided into 1/16 of a half cycle. Further, the phase scanning means 21 has four output terminals, and the memory 22 which constitutes the phase data generating means 22.
B has 16 addresses and 4 output terminals.
【００２１】図４Ａはデータの変化点、図４Ｂは位相デ
ータ発生手段２２を構成する記憶器２２Ｂのアドレスを
示す。図４Ｃは記憶器２２Ｂの各アドレスに位相データ
として０，２，４，６，８，Ａ（１０），Ｃ（１２），
Ｅ（１４）を書き込んだ場合を示す。このような位相デ
ータを記憶器２２Ｂに書き込んだ場合には、ジッタの等
価的な波形は鋸歯状となる。このときジッタのゆれ幅
（鋸歯状波の振幅）はＥ−０＝１４単位、周期８アドレ
スとなる。FIG. 4A shows a change point of data, and FIG. 4B shows an address of the memory 22B constituting the phase data generating means 22. 4C shows 0, 2, 4, 6, 8, A (10), C (12), as phase data at each address of the memory 22B.
The case where E (14) is written is shown. When such phase data is written in the memory 22B, the equivalent waveform of jitter has a sawtooth shape. At this time, the fluctuation width of the jitter (amplitude of the sawtooth wave) is E-0 = 14 units and the period is 8 addresses.
【００２２】図４Ｄは位相データとしてアドレス０〜７
に４，５，６，７，８，９，Ａ，Ｂ，を記憶させた場合
を示す。この場合にはジッタのゆれ幅はＢ−４＝７単
位、周期８アドレスの鋸歯状となる。図４Ｅは位相デー
タとしてアドレス０〜Ｆに０，１，２，３，…Ｄ，Ｅ，
Ｆを記憶させた場合を示す。この場合には、ジッタのゆ
れ幅はＦ−０＝１５単位、周期１６アドレスとなる。FIG. 4D shows addresses 0 to 7 as phase data.
The case where 4, 5, 6, 7, 8, 9, A, and B are stored in FIG. In this case, the jitter fluctuation width is B-4 = 7 units and has a sawtooth shape with a period of 8 addresses. FIG. 4E shows 0, 1, 2, 3, ... D, E, at addresses 0 to F as phase data.
The case where F is stored is shown. In this case, the jitter fluctuation width is F-0 = 15 units and the period is 16 addresses.
【００２３】図４Ｆはアドレス０〜３に位相データとし
て１，５，９，Ｄを記憶させた場合を示す。このように
構成した場合には、ジッタのゆれ幅は１２単位、周期は
４アドレスとなる。このように、この発明によれば位相
データに従ってジッタのゆれ幅および波形、繰返し周波
数を規定することができる。上述では、Ｎ＝３、Ｍ＝３
およびＮ＝４，Ｍ＝４の場合を例示して説明したが、実
用に供する際はＮ＝８，Ｍ＝８程度に採ることが実際的
である。このとき、分解能は１／１２８となる。この程
度の分解能とすることによりジッタの波形を正弦波状、
あるいはランダム波形等、各種の波形を発生させること
ができる。FIG. 4F shows a case where the phase data 1, 5, 9 and D are stored in the addresses 0 to 3. With this configuration, the jitter fluctuation width is 12 units and the cycle is 4 addresses. As described above, according to the present invention, the fluctuation width and waveform of jitter and the repetition frequency can be defined according to the phase data. In the above, N = 3, M = 3
Although the case where N = 4 and M = 4 has been described as an example, it is practical to use N = 8 and M = 8 when practically used. At this time, the resolution is 1/128. With this level of resolution, the jitter waveform is sinusoidal,
Alternatively, various waveforms such as a random waveform can be generated.
【００２４】[0024]
【発明の効果】以上説明したように、この発明によれば
外部メモリ２６に各種の位相データを用意しておき、こ
の外部メモリ２６から位相データ発生手段２２を構成す
る記憶器２２Ｂに位相データを転送するだけでジッタの
波形と、周期およびゆれ幅を自由に変更することができ
る。As described above, according to the present invention, various phase data are prepared in the external memory 26, and the phase data is stored in the memory 22B constituting the phase data generating means 22 from the external memory 26. The jitter waveform, period, and fluctuation width can be freely changed simply by transferring.
【００２５】よって、簡単な構成で多種のジッタを発生
することができる。この点で安価で多種のジッタを発生
することができるジッタ付加装置を提供することがで
き、その効果は実用に供して頗る大である。Therefore, various types of jitter can be generated with a simple structure. In this respect, it is possible to provide a jitter adding device that is inexpensive and can generate various types of jitter, and its effect is great for practical use.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１[Name of item to be corrected] Figure 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
Claims (1)
タ入力端子に与えられ、トリガ入力端子に所望のパター
ンで位相が変化するトリガ信号が入力されるリタイミン
グフリップフロップと、 Ｂ．上記パルス列と同期したクロックにより上記パルス
列の周期内を細分化し、この細分化した各位相位置を走
査する位相走査手段と、 Ｃ．この位相走査手段によって走査する各位相位置のい
ずれか一つにおいて、上記リタイミングフリップフロッ
プにトリガ信号を与えるデータを発生する位相データ発
生手段と、 Ｄ．この位相データ発生手段が発生する位相データと上
記走査手段の走査との一致を検出して、上記リタイミン
グフリップフロップのトリガ入力端子にトリガ信号を与
える一致検出回路と、 によって構成したジッタ付加装置。Claims A. A. A retiming flip-flop in which a pulse train to which jitter is added is applied to a data input terminal, and a trigger signal whose phase changes in a desired pattern is input to the trigger input terminal; A phase scanning means for subdividing the period of the pulse train by a clock synchronized with the pulse train and scanning each of the subdivided phase positions; D. phase data generating means for generating data for applying a trigger signal to the retiming flip-flop at any one of the phase positions scanned by the phase scanning means; A jitter adding device comprising a coincidence detecting circuit for detecting coincidence between the phase data generated by the phase data generating means and the scanning of the scanning means, and applying a trigger signal to a trigger input terminal of the retiming flip-flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872391A JP2829907B2 (en) | 1991-07-29 | 1991-07-29 | Jitter addition device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872391A JP2829907B2 (en) | 1991-07-29 | 1991-07-29 | Jitter addition device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537311A true JPH0537311A (en) | 1993-02-12 |
| JP2829907B2 JP2829907B2 (en) | 1998-12-02 |
Family
ID=16228657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18872391A Expired - Fee Related JP2829907B2 (en) | 1991-07-29 | 1991-07-29 | Jitter addition device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829907B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005091108A (en) * | 2003-09-16 | 2005-04-07 | Advantest Corp | Jitter generator and testing apparatus |
| JPWO2007049365A1 (en) * | 2005-10-28 | 2009-04-30 | 株式会社アドバンテスト | Test apparatus, clock generator, and electronic device |
| US7542532B2 (en) | 2003-06-13 | 2009-06-02 | Fujitsu Limited | Data transmission device and input/output interface circuit |
| US10623172B2 (en) | 2018-07-25 | 2020-04-14 | Fujitsu Limited | Control signal transmission and reception system and control signal transmission and reception method |
-
1991
- 1991-07-29 JP JP18872391A patent/JP2829907B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7542532B2 (en) | 2003-06-13 | 2009-06-02 | Fujitsu Limited | Data transmission device and input/output interface circuit |
| JP2005091108A (en) * | 2003-09-16 | 2005-04-07 | Advantest Corp | Jitter generator and testing apparatus |
| JPWO2007049365A1 (en) * | 2005-10-28 | 2009-04-30 | 株式会社アドバンテスト | Test apparatus, clock generator, and electronic device |
| JP4649480B2 (en) * | 2005-10-28 | 2011-03-09 | 株式会社アドバンテスト | Test apparatus, clock generator, and electronic device |
| US10623172B2 (en) | 2018-07-25 | 2020-04-14 | Fujitsu Limited | Control signal transmission and reception system and control signal transmission and reception method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2829907B2 (en) | 1998-12-02 |
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