JPH0536889A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0536889A JPH0536889A JP20993291A JP20993291A JPH0536889A JP H0536889 A JPH0536889 A JP H0536889A JP 20993291 A JP20993291 A JP 20993291A JP 20993291 A JP20993291 A JP 20993291A JP H0536889 A JPH0536889 A JP H0536889A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
- H05K3/308—Adaptations of leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体装置のアウタリードの実装密度を向上させる
技術に係り、例えば、ピン・グリッド・アレー・パッケ
ージを備えている半導体集積回路装置(以下、PGA・
ICということがある。)や、リードフレームが用いら
れて形成されたリード構造を備えている半導体集積回路
装置に利用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a technique for improving the packaging density of outer leads of a semiconductor device, for example, a semiconductor integrated circuit device provided with a pin grid array package (hereinafter referred to as a semiconductor integrated circuit device). , PGA
Sometimes called IC. ) Or a technique effective when applied to a semiconductor integrated circuit device having a lead structure formed using a lead frame.
【0002】[0002]
【従来の技術】従来の半導体装置は、例えば、特公昭6
3−4354号公報に記載されているように、半導体集
積回路が作り込まれた半導体ペレットが1個、リードフ
レームのタブに銀ペースト等から成るボンディング層を
介してボンディングされ、このペレットのボンディング
パッドと、複数本のインナリードにおける先端部とにワ
イヤの両端部がそれぞれボンディングされた後、ペレッ
ト、ワイヤ群およびインナリードが封止するパッケージ
が成形され、各インナリードに接続された各アウタリー
ドがパッケージの外部で所望の形状に成形されることに
より構成されている。2. Description of the Related Art A conventional semiconductor device is disclosed in, for example, Japanese Patent Publication No.
As described in Japanese Patent Application Laid-Open No. 3-4354, one semiconductor pellet having a semiconductor integrated circuit is bonded to a tab of a lead frame via a bonding layer made of silver paste or the like, and the bonding pad of the pellet is bonded. And both ends of the wire are respectively bonded to the tips of the plurality of inner leads, and then a package in which the pellet, the wire group and the inner lead are sealed is molded, and each outer lead connected to each inner lead is packaged. It is configured by being molded into a desired shape outside the.
【0003】したがって、このような従来の半導体装置
においては、パッケージの外部に実際に並べられたアウ
タリードの本数(以下、見掛け上の足の数ということが
ある。)は、インナリードの本数に原則として対応して
いる。但し、例外的に、複数本のインナリードが1本の
アウタリードに接続されたり、1本のインナリードが複
数本のアウタリードに接続されたりする場合がある。こ
の原則は、PGA・ICにおいても、同様である。Therefore, in such a conventional semiconductor device, the number of outer leads actually arranged outside the package (hereinafter sometimes referred to as the apparent number of legs) is in principle the number of inner leads. It corresponds as. However, exceptionally, a plurality of inner leads may be connected to one outer lead, or one inner lead may be connected to a plurality of outer leads. This principle also applies to PGA / IC.
【0004】この原則により、従来の半導体装置におい
ては、例えば、ICの集積化やメモリーの多ビット化が
進展し、取り扱う信号数や信号の出入口(多ビット化)
が増加する場合には、パッケージから外部に突出された
見掛け上の足の数は、比例的に増加されることになる。According to this principle, in the conventional semiconductor device, for example, the integration of ICs and the increase in the number of bits of memory have progressed, and the number of signals to be handled and the entrance and exit of signals (multi-bit).
If is increased, the number of apparent feet protruding out of the package will be increased proportionally.
【0005】[0005]
【課題を解決するための手段】しかしながら、従来の半
導体装置においては、集積化や多ビット化が進めば、パ
ッケージから外部に突出される実際上のアウタリード
数、すなわち、見掛け上の足の数が比例的に増加して行
くため、次のような問題点がある。However, in the conventional semiconductor device, when the integration and the increase in the number of bits are advanced, the actual number of outer leads projected from the package to the outside, that is, the apparent number of legs is reduced. Since it increases proportionally, there are the following problems.
【0006】 見掛け上の足の数の増加に影響されて
パッケージが大型化するため、高密度実装化が妨げられ
る。Since the package becomes large due to the increase in the apparent number of legs, high-density mounting is hindered.
【0007】 パッケージの大型化を抑えて見掛け上
の足の数を増加させようとすると、隣合う足間のピッチ
が狭くなるため、実装時におけるはんだ付け部のブリッ
ジ現象等による短絡不良が発生する。[0007] If an attempt is made to increase the number of legs by suppressing the size of the package from increasing, the pitch between adjacent legs will be narrowed, so that a short circuit failure will occur due to a bridging phenomenon of the soldered portion during mounting. .
【0008】本発明の目的は、見掛け上の足の数の増加
を抑制しつつ、高密度実装の要求に答えることができる
半導体装置を提供することにある。An object of the present invention is to provide a semiconductor device which can meet the demand for high-density mounting while suppressing an increase in the number of apparent legs.
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0010】[0010]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。The typical ones of the inventions disclosed in the present application will be outlined below.
【0011】すなわち、電子回路が作り込まれている半
導体ペレットと、互いに絶縁されて半導体ペレットの外
方に放射状に配線されているとともに、半導体ペレット
の電極パッドにそれぞれ電気的に接続されている複数本
のインナリードと、各インナリードにそれぞれ電気的に
接続されているアウタリードと、前記半導体ペレットお
よび前記各インナリードを封止するように成形されてい
るパッケージとを備えている半導体装置において、前記
アウタリード群のうち少なくとも1本のアウタリードが
多重構造に構成されているとともに、互いに隣合わせの
パート部材同士が絶縁層により絶縁されていることを特
徴とする。That is, a semiconductor pellet in which an electronic circuit is formed and a plurality of semiconductor pellets which are insulated from each other and are radially radiated to the outside of the semiconductor pellet, and are electrically connected to the electrode pads of the semiconductor pellet, respectively. In a semiconductor device comprising a book inner lead, an outer lead electrically connected to each inner lead, and a package formed to seal the semiconductor pellet and each inner lead, At least one outer lead of the outer lead group is configured in a multiple structure, and adjacent part members are insulated by an insulating layer.
【0012】[0012]
【作用】前記した手段によれば、パッケージの外部に突
出された見掛け上の足が多重構造に構成されているた
め、パッケージから突出された見掛け上の足数に対し
て、実質的なアウタリードの本数は増加されていること
になる。しかし、見掛け上の本数は増加を抑制されてい
るため、パッケージの大きさは抑制される。また、見掛
け上の本数が抑制されているため、その隣合う足間の距
離を狭小化しなくて済むことになる。According to the above-mentioned means, since the apparent legs protruding to the outside of the package have a multi-layered structure, the outer leads of the outer leads are substantially different from the apparent number of legs protruding from the package. This means that the number has been increased. However, since the apparent number is suppressed from increasing, the size of the package is suppressed. Moreover, since the apparent number of legs is suppressed, it is not necessary to reduce the distance between the adjacent feet.
【0013】[0013]
【実施例】図1は本発明の一実施例であるPGA・IC
の実装状態を示す正面断面図である。図2以降はそのP
GA・ICの製造方法の各工程を示すものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a PGA IC which is an embodiment of the present invention.
FIG. 3 is a front cross-sectional view showing the mounted state of FIG. 2 and the subsequent P
It shows each step of the manufacturing method of the GA / IC.
【0014】本実施例において、本発明に係る半導体装
置はPGA・ICとして構成されている。このPGA・
IC35は、絶縁基板としてのガラス強化プラスチック
(エポキシ樹脂系)が用いられて積層されて、略正方形
の板形状に形成されているベース11と、このベース1
1の一主面にボンディングされており、電子回路が作り
込まれている半導体ペレット26と、前記ベース11に
互いに絶縁されるように放射状に配線されている複数本
のインナリード16A、16Bと、各インナリード16
A、16Bの内側先端部と半導体ペレット26の各電極
パッド27との間にそれぞれ橋絡されているワイヤ28
群と、ベース11の一主面に半導体ペレット26、前記
インナリード16A、16Bおよびワイヤ28群を樹脂
封止するように成形されている気密封止パッケージ30
とを備えている。In this embodiment, the semiconductor device according to the present invention is constructed as a PGA IC. This PGA
The IC 35 includes a base 11 formed by laminating glass reinforced plastic (epoxy resin) as an insulating substrate and formed into a substantially square plate shape, and the base 1.
1. A semiconductor pellet 26 bonded to one main surface of the No. 1 and having an electronic circuit formed therein, and a plurality of inner leads 16A and 16B radially wired to the base 11 so as to be insulated from each other, Each inner lead 16
Wires 28 bridged between the inner tip portions of A and 16B and the respective electrode pads 27 of the semiconductor pellet 26.
Group, and a hermetically sealed package 30 formed so that the semiconductor pellet 26, the inner leads 16A, 16B and the group of wires 28 are resin-sealed on one main surface of the base 11.
It has and.
【0015】前記ベース11には内外多重構造のアウタ
リードとしてのリードピン22が複数本、前記気密封止
パッケージ30の内外方向に貫通するようにそれぞれ植
設されている。各多重構造のリードピン22は、互いに
内外同心円に配されて絶縁筒23を介して絶縁された丸
棒形状の第1リードピン22Aと、円筒形状の第2リー
ドピン22Bとから構成されており、第1パート部材と
しての第1リードピン22Aは第1インナリード16A
に、第2パート部材としての第2リードピン22Bは第
2インナリード16Bにそれぞれ電気的に接続されてい
る。A plurality of lead pins 22 as outer leads having an inner / outer multiple structure are planted in the base 11 so as to penetrate through the hermetically sealed package 30 in the inner and outer directions. The lead pin 22 of each multiple structure is composed of a round bar-shaped first lead pin 22A and a cylindrical second lead pin 22B that are arranged in inner and outer concentric circles and are insulated from each other through an insulating cylinder 23. The first lead pin 22A as a part member is the first inner lead 16A.
Further, the second lead pins 22B as the second part member are electrically connected to the second inner leads 16B, respectively.
【0016】このように構成されているPGA・IC3
5は、次のような製造方法により製造されている。この
製造方法の説明により、本発明の一実施例である前記P
GA・ICの構成についての詳細が共に明らかにされ
る。PGA / IC3 configured as described above
5 is manufactured by the following manufacturing method. By the explanation of this manufacturing method, the P
Details about the configuration of the GA IC will be revealed together.
【0017】本実施例に係るPGA・ICの製造方法に
は、ガラス強化プラスチック(エポキシ樹脂系)を用い
られて、図2および図3に示されているように製作され
たベース11が使用される。ベース11は第1枠部材1
2Aおよび第2枠部材12Bと、基板部材13とを備え
ており、各枠部材12A、12Bは内径が相異なる正方
形枠形状の板体にそれぞれ形成され、基板部材13は両
枠部材12A、12Bと同一の外形を有する正方形の板
体に形成されている。第1枠部材12Aには小径の第1
スルーホール14Aが多数個、周辺部に1列の略正方形
枠上にそれぞれ規則的に配されて、厚さ方向(以下、上
下方向とする。)に貫通するように開設されている。第
1スルーホール14Aの内周面には小径の第1スルーホ
ール導体15Aが被着されている。In the method of manufacturing the PGA IC according to this embodiment, the base 11 manufactured by using glass reinforced plastic (epoxy resin type) as shown in FIGS. 2 and 3 is used. It The base 11 is the first frame member 1
2A and a second frame member 12B, and a substrate member 13, each frame member 12A, 12B is formed in a square frame-shaped plate body having different inner diameters, the substrate member 13 is both frame members 12A, 12B. It is formed into a square plate having the same outer shape as that of. The first frame member 12A has a first small diameter.
A large number of through-holes 14A are regularly arranged on a peripheral portion in a row in a substantially square frame, and are formed so as to penetrate in a thickness direction (hereinafter, referred to as vertical direction). A first through-hole conductor 15A having a small diameter is attached to the inner peripheral surface of the first through-hole 14A.
【0018】第1枠部材12Aの一端面(以下、上面と
する。)には電気配線としての第1インナリード16A
が複数本、第1枠部材12Aの内周辺縁から外周辺付近
に向けて放射状にそれぞれ配されて、かつ、互いに絶縁
するように形成されており、各第1インナリード16A
はその外側端部において各第1スルーホール導体15A
にそれぞれ電気的に接続されている。インナリード16
A群の形成方法としては、スクリーン印刷法や、銅箔を
ホトエッチングする方法等が使用される。第1インナリ
ード16Aの内側先端部のそれぞれは、第1枠部材12
Aの内側周辺部において周方向に適当なエアギャップを
置かれて放射状に配されることによって、後記するペレ
ット26の各電極パッド27にそれぞれ対向するように
なっている。A first inner lead 16A as an electric wiring is formed on one end surface (hereinafter referred to as an upper surface) of the first frame member 12A.
A plurality of the first frame members 12A are radially arranged from the inner peripheral edge of the first frame member 12A toward the outer peripheral area, and are formed so as to be insulated from each other.
At the outer end of each first through-hole conductor 15A
Are each electrically connected to. Inner lead 16
As a method of forming the group A, a screen printing method, a method of photoetching a copper foil, or the like is used. Each of the inner front end portions of the first inner leads 16A has the first frame member 12
By arranging an appropriate air gap in the circumferential direction at the inner peripheral portion of A and arranging radially, the electrode pads 27 of the pellet 26, which will be described later, face each other.
【0019】第2枠部材12Bには大径の第2スルーホ
ール14Bが多数個、周辺部に1列の略正方形枠上にそ
れぞれ規則的に配されて、厚さ方向(以下、上下方向と
する。)に貫通するように開設されている。第2スルー
ホール14Bの内周面には小径の第2スルーホール導体
15Bが被着されている。The second frame member 12B is provided with a large number of second through holes 14B having a large diameter, which are regularly arranged on the peripheral portion in a row of substantially square frames, and are arranged in the thickness direction (hereinafter referred to as the vertical direction). It is opened to penetrate. A second through-hole conductor 15B having a small diameter is attached to the inner peripheral surface of the second through-hole 14B.
【0020】また、第2枠部材12Bの上面には第2イ
ンナリード16Bが複数本、第2枠部材12Bの内周辺
縁から外周辺付近に向けて放射状にそれぞれ配されて、
かつ、互いに絶縁するように形成されており、各第2イ
ンナリード16Bはその外側端部において各第2スルー
ホール導体15Bにそれぞれ電気的に接続されている。
第2インナリード16Bの内側先端部のそれぞれは、第
2枠部材12Bの内側周辺部において周方向に適当なエ
アギャップを置かれて放射状に配されることにより、後
記するペレット26の各電極パッド27にそれぞれ対向
するようになっている。Further, a plurality of second inner leads 16B are arranged on the upper surface of the second frame member 12B, and are radially arranged from the inner peripheral edge of the second frame member 12B toward the outer peripheral portion.
Further, the second inner leads 16B are formed so as to be insulated from each other, and are electrically connected to the respective second through-hole conductors 15B at their outer end portions.
Each of the inner tip portions of the second inner leads 16B is radially arranged with an appropriate air gap in the circumferential direction at the inner peripheral portion of the second frame member 12B, so that each electrode pad of the pellet 26 to be described later. 27 are opposed to each other.
【0021】前記両枠部材12A、12Bと同一の外形
を有する正方形の板体に形成されている基板部材13に
は、リードピン挿通用のスルーホール18が多数個、周
辺部に1列の略正方形枠上にそれぞれ規則的に、かつ、
各枠部材12A、12Bにおける各スルーホール14
A、14Bと対向するように配されて、厚さ方向(以
下、上下方向とする。)に貫通するように開設されてい
る。The board member 13, which is formed in a square plate having the same outer shape as the frame members 12A and 12B, has a large number of through holes 18 for inserting lead pins, and a row of substantially square holes in the peripheral portion. Regularly on the frame, and
Each through hole 14 in each frame member 12A, 12B
It is arranged so as to face A and 14B, and is opened so as to penetrate in the thickness direction (hereinafter referred to as the vertical direction).
【0022】また、基板部材13の上面には、ボンディ
ング床を兼ねる磁気シールド層19が銀箔や銅箔等の導
電材料が用いられて適当な手段により略全体的に敷設さ
れており、このシールド層19は前記インナリード16
A、16Bおよび後記するペレットの下方を被覆するよ
うになっている。このシールド層19の各スルーホール
18と対向する部分にはスルーホール20が各スルーホ
ール導体15Bと絶縁を維持するようにそれぞれ開設さ
れている。また、このスルーホール20群のうち少なく
とも一個のスルーホール20Cには、スルーホール導体
15Cが被着されており、このスルーホール導体15C
には磁気シールド層19が電気的に接続されている。On the upper surface of the substrate member 13, a magnetic shield layer 19 which also serves as a bonding floor is laid substantially entirely by a suitable means using a conductive material such as silver foil or copper foil. 19 is the inner lead 16
A, 16B and the lower part of the pellets described later are coated. Through holes 20 are respectively formed in the shield layer 19 at portions facing the through holes 18 so as to maintain insulation with the through hole conductors 15B. Further, at least one through hole 20C in the group of through holes 20 is covered with a through hole conductor 15C.
A magnetic shield layer 19 is electrically connected to.
【0023】このように形成されている基板部材13の
上面には前記のように形成されている第1枠部材12A
および第2枠部材12Bが、上下で同心的に配されて接
着材等(図示せず)を介して接合されている。基板部材
13が両枠部材12A、12Bに同心的に配されて接合
されることにより、全体としてのベース11の上面中央
部には正方形平板形状の凹部21が上向きに形成された
状態になっている。この凹部21の底部には、基板部材
13に敷設された前記磁気シールド層19の中央部がボ
ンディング床として露出した状態になっている。On the upper surface of the substrate member 13 thus formed, the first frame member 12A formed as described above.
Also, the second frame member 12B is arranged concentrically at the top and bottom and joined together via an adhesive material (not shown). Since the board member 13 is concentrically arranged and joined to both frame members 12A and 12B, a square plate-shaped recess 21 is formed upward in the center of the upper surface of the base 11 as a whole. There is. At the bottom of the recess 21, the central portion of the magnetic shield layer 19 laid on the substrate member 13 is exposed as a bonding floor.
【0024】この接合状態において、基板部材13に開
設された各スルーホール18と、両枠部材12A、12
Bに開設された各スルーホール14A、14Bとはそれ
ぞれ一直線状に合致された状態になっている。互いに一
直線状に合致した各スルーホール14A、14Bおよび
スルーホール18のそれぞれには、多重構造のアウタリ
ード22の各パート部材としての第1リードピン22A
および第2リードピン22Bがそれぞれ嵌入されてお
り、各リードピン22A、22Bは第1スルーホール導
体15Aおよび第2スルーホール導体15Bを介して第
1インナリード16Aおよび第2インナリード16Bに
それぞれ電気的に接続された状態になっている。In this joined state, the through holes 18 formed in the substrate member 13 and the frame members 12A, 12 are formed.
The through holes 14A and 14B formed in B are aligned with each other in a straight line. In each of the through holes 14A, 14B and the through hole 18 which are aligned with each other, a first lead pin 22A as a part member of the outer lead 22 having a multiple structure is provided.
And the second lead pin 22B are respectively fitted, and the lead pins 22A and 22B are electrically connected to the first inner lead 16A and the second inner lead 16B via the first through-hole conductor 15A and the second through-hole conductor 15B, respectively. It is connected.
【0025】ここで、多重構造のアウタリード22にお
ける第1パート部としての第1リードピン22Aは、細
長い丸棒形状に形成されており、同じく第2パート部と
しての第2リードピン22Bは細長い円筒形状に形成さ
れている。第1リードピン22Aは絶縁材料を用いられ
て細長い円筒形状に形成された絶縁筒23を間に挟ん
で、第2リードピン22Bに挿入されており、第1リー
ドピン22Aの上下端部は絶縁筒23および第2リード
ピン22Bからそれぞれ突出されている。第1リードピ
ン22Aの上側突出端部は第1枠部材12Aのスルーホ
ール14Aに嵌入されて、第1スルーホール導体15A
に電気的に接続されている。また、第2リードピン22
Bの上側端部は第2枠部材12Bのスルーホール14B
に嵌入されて、第2スルーホール導体15Bに電気的に
接続されている。このように第1リードピン22Aが第
2リードピン22Bに嵌入された状態は、見掛け上1本
のリードピン(以下、見掛け上のリードピン22という
ことがある。)の状態になっている。換言すれば、見掛
け上のリードピン22は第1リードピン22Aと第2リ
ードピン22Bの内外二重構造に構成されることによ
り、見掛け上1本の多重構造のアウタリードに構成され
ている。Here, the first lead pin 22A as the first part portion in the outer lead 22 having the multiple structure is formed in an elongated round bar shape, and the second lead pin 22B as the second part portion is also formed in an elongated cylindrical shape. Has been formed. The first lead pin 22A is inserted into the second lead pin 22B with an insulating cylinder 23 formed of an insulating material and formed in an elongated cylindrical shape interposed therebetween. The upper and lower ends of the first lead pin 22A have insulating cylinder 23 and Each of them projects from the second lead pin 22B. The upper protruding end portion of the first lead pin 22A is fitted into the through hole 14A of the first frame member 12A, and the first through hole conductor 15A is formed.
Electrically connected to. In addition, the second lead pin 22
The upper end of B is the through hole 14B of the second frame member 12B.
And is electrically connected to the second through-hole conductor 15B. In this way, the state in which the first lead pin 22A is fitted into the second lead pin 22B is a state of apparently one lead pin (hereinafter sometimes referred to as an apparent lead pin 22). In other words, the apparent lead pin 22 has an inner and outer double structure of the first lead pin 22A and the second lead pin 22B, so that it is apparently configured as an outer lead having a multiple structure.
【0026】また、磁気シールド層19に電気的に接続
されたスルーホール導体21に対向する少なくとも1本
の第2リードピン22Aの外側には、第3のリードピン
22Cが外側絶縁筒24を介して嵌合されており、この
第3リードピン22Cはスルーホール導体15Cに接触
することにより、磁気シールド層19に電気的に接続さ
れた状態になっている。そして、この第3のリードピン
22Cが設けられた見掛け上のリードピン22は、第1
パート部材としての第1リードピン22A、第2パート
部材としての第2リードピン22Bおよび第3パート部
材としての第3リードピン22Cが内外三重構造に構成
されていることになる。A third lead pin 22C is fitted via an outer insulating tube 24 to the outside of at least one second lead pin 22A facing the through-hole conductor 21 electrically connected to the magnetic shield layer 19. The third lead pin 22C is in a state of being electrically connected to the magnetic shield layer 19 by coming into contact with the through-hole conductor 15C. The apparent lead pin 22 provided with the third lead pin 22C is
The first lead pin 22A as a part member, the second lead pin 22B as a second part member, and the third lead pin 22C as a third part member are configured in an inner-outer triple structure.
【0027】このように構成されているベース11には
ペレット・ボンディング工程およびワイヤ・ボンディン
グ工程において、図4および図5に示されているよう
に、ペレットおよびワイヤがそれぞれボンディングされ
る。このペレットおよびワイヤ・ボンディング作業にお
いて、ベース11はその凹部21が上向きになった状態
に配される。In the pellet bonding process and the wire bonding process, the pellet 11 and the wire are bonded to the base 11 configured as described above, as shown in FIGS. 4 and 5. In the pellet and wire bonding work, the base 11 is arranged with the concave portion 21 thereof facing upward.
【0028】まず、ペレットボンディング工程におい
て、ベース11の凹部21における底面に形成されたボ
ンディング床としての磁気シールド層19上にボンディ
ング層25を介して半導体ペレット26(以下、ペレッ
トという。)がボンディングされる。ボンディング層2
5は銀ペーストや金−シリコン共晶層等の適当な材料に
より形成される。First, in a pellet bonding step, a semiconductor pellet 26 (hereinafter referred to as a pellet) is bonded via a bonding layer 25 on a magnetic shield layer 19 serving as a bonding floor formed on the bottom surface of the recess 21 of the base 11. It Bonding layer 2
5 is formed of an appropriate material such as a silver paste or a gold-silicon eutectic layer.
【0029】次いで、ワイヤ・ボンディング工程におい
て、ベース11にボンディングされたペレット26の各
電極パッド27と、ベース11に形成された各インナリ
ード16A、16Bの先端部との間にワイヤ28がその
両端部をボンディングされて、それぞれ橋絡される。ま
た、ペレット26のモーストネガティブ電位をとるため
のグランド端子は、磁気シールド層19にワイヤボンデ
ィング等の適当な手段により電気的に接続される(図示
せず)。Next, in a wire bonding step, wires 28 are formed between the electrode pads 27 of the pellets 26 bonded to the base 11 and the tips of the inner leads 16A and 16B formed on the base 11. The parts are bonded and bridged. Further, the ground terminal for taking the most negative potential of the pellet 26 is electrically connected to the magnetic shield layer 19 by an appropriate means such as wire bonding (not shown).
【0030】このようにしてペレットおよびワイヤ・ボ
ンディングされた組立体29には気密封止パッケージ3
0が、図6に示されているように成形される。The hermetically sealed package 3 is attached to the assembly 29 thus pelletized and wire-bonded.
0 is molded as shown in FIG.
【0031】すなわち、複数本のリードピン22Aが固
着されたベース11の上面の周辺部には、ガラス強化プ
ラスチックが用いられて略正方形枠形状の平板に形成さ
れたダム31がスルーホール14を被覆するように配さ
れて固着されている。これにより、ベース11上におけ
るダム31の内側にはキャビティー32が形成されるこ
とになる。That is, in the peripheral portion of the upper surface of the base 11 to which a plurality of lead pins 22A are fixed, a dam 31 formed of a glass reinforced plastic and formed into a substantially square frame-shaped flat plate covers the through hole 14. It is arranged and fixed. As a result, the cavity 32 is formed inside the dam 31 on the base 11.
【0032】そして、ダム31上にはガラス強化プラス
チックが用いられて略正方形の平板形状に形成されたキ
ャップ33がキャビティー32を被覆するように配され
て、低融点ガラスやはんだ材料等から成る封止材層34
を介して固着される。これにより、キャビティー32内
部におけるペレット26、ボンディングワイヤ28およ
び各インナリード16A、16Bの先端部が気密封止さ
れ、気密封止パッケージ30が構成されることになる。On the dam 31, a cap 33 made of glass reinforced plastic and formed in a substantially square flat plate shape is arranged so as to cover the cavity 32, and is made of a low melting point glass or a solder material. Sealing material layer 34
Fixed through. As a result, the pellet 26, the bonding wire 28, and the tips of the inner leads 16A and 16B inside the cavity 32 are hermetically sealed, and the hermetically sealed package 30 is configured.
【0033】以上のような工程を経ることにより、図6
に示されているように気密封止パッケージ30を備えて
いる前記構成に係るPGA・IC35が、製造されたこ
とになる。Through the above steps, FIG.
Thus, the PGA-IC 35 having the above-described configuration including the hermetically sealed package 30 is manufactured.
【0034】一方、このPGA・IC35が実装される
実装基板40は、図1に示されているように構成されて
いる。図1に示されている実装基板40はガラス強化プ
ラスチック(エポキシ樹脂系)が用いられて製作された
ベース41を備えている。このベース41は一部のみが
図示されているが、所望の大きさおよび所望形状の板体
に形成されている。ベース41におけるPGA・IC実
装位置の周辺部にはスルーホール42が多数個、前記P
GA・IC35の各見掛け上のリードピン22にそれぞ
れ対応するように配されて、厚さ方向(以下、上下方向
とする。)に貫通するように開設されている。これらス
ルーホール42の内周面には第1スルーホール導体43
Aと第2スルーホール導体43Bとが下部および上部に
分離されてそれぞれ被着されている。On the other hand, the mounting board 40 on which the PGA / IC 35 is mounted is constructed as shown in FIG. The mounting board 40 shown in FIG. 1 includes a base 41 made of glass reinforced plastic (epoxy resin). Although only a part of the base 41 is illustrated, it is formed in a plate body having a desired size and a desired shape. A large number of through holes 42 are provided in the peripheral portion of the PGA / IC mounting position on the base 41.
It is arranged so as to correspond to each apparent lead pin 22 of the GA / IC 35, and is opened so as to penetrate in the thickness direction (hereinafter referred to as the vertical direction). A first through-hole conductor 43 is formed on the inner peripheral surface of these through-holes 42.
A and the second through-hole conductor 43B are separately attached to the lower part and the upper part.
【0035】ベース41の実装面と反対側の主面(以
下、下面とする。)には信号線等の第1電気配線44A
が複数本、各第1スルーホール導体43Aからベース4
1の外周辺(図示せず)に向けて放射状にそれぞれ配さ
れて、かつ、互いに絶縁するように形成されており、各
第1電気配線44Aはその内側端部において各第1スル
ーホール導体43Aにそれぞれ電気的に接続されてい
る。A first electric wiring 44A such as a signal line is formed on a main surface (hereinafter referred to as a lower surface) opposite to the mounting surface of the base 41.
, A plurality of first through-hole conductors 43A to the base 4
1 are radially arranged toward the outer periphery (not shown) of 1 and are formed so as to be insulated from each other, and each first electric wiring 44A has each first through-hole conductor 43A at its inner end portion. Are each electrically connected to.
【0036】ベース41の実装面には信号線等の第2電
気配線44Bが複数本、各第2スルーホール導体43B
からベース41の外周辺(図示せず)に向けて放射状に
それぞれ配されて、かつ、互いに絶縁するように形成さ
れており、この各第2電気配線44Bはその内側端部に
おいて各第2スルーホール導体43Bにそれぞれ電気的
に接続されている。なお、電気配線44Aおよび44B
群の形成方法としては、スクリーン印刷法や、銅箔をホ
トエッチングする方法等が使用される。A plurality of second electric wirings 44B such as signal lines are provided on the mounting surface of the base 41, and each second through-hole conductor 43B.
From the base 41 to the outer periphery (not shown) of the base 41 and are formed so as to be insulated from each other. Each of them is electrically connected to the hole conductor 43B. In addition, electrical wiring 44A and 44B
As a method of forming the groups, a screen printing method, a method of photo-etching a copper foil, or the like is used.
【0037】また、スルーホール42に被着されたスル
ーホール導体43A、43Bの内径のそれぞれは、前記
見掛け上のリードピン22における小径の第1リードピ
ン22Aおよび大径の第2リードピン22Bが嵌入し得
る寸法にそれぞれ設定されている。そして、各第1リー
ドピン22Aおよび第2リードピン22Bは各スルーホ
ール導体43A、43Bにそれぞれはんだ付け等によっ
て機械的かつ電気的にそれぞれ接続されるようになって
おり、これらスルーホール導体43A、43Bを介して
信号線等の電気配線44A、44Bにそれぞれ電気的に
接続されるようになっている。The small diameter first lead pin 22A and the large diameter second lead pin 22B of the apparent lead pin 22 can be fitted into the respective inner diameters of the through hole conductors 43A and 43B attached to the through hole 42. It is set for each dimension. The first lead pin 22A and the second lead pin 22B are mechanically and electrically connected to the through-hole conductors 43A and 43B by soldering or the like. The through-hole conductors 43A and 43B are connected to each other. It is adapted to be electrically connected to the electric wirings 44A and 44B such as signal lines via the respective wirings.
【0038】ベース41の第3リードピン22Cが配設
された特定の見掛け上のリードピン22との対応位置に
は、モーストネガティブ電位配線としてのグランド配線
45が、絶縁層46を介して前記電気配線44A、44
Bと同様に製作されて形成されており、このグランド配
線45は特定の見掛け上のリードピン22外周の第3リ
ードピン22Cと電気的に接続されるようになってい
る。At a position corresponding to the specific apparent lead pin 22 on which the third lead pin 22C of the base 41 is arranged, a ground wiring 45 as a most negative potential wiring is provided, and an electric wiring 44A is provided via an insulating layer 46. , 44
It is manufactured and formed in the same manner as B, and the ground wiring 45 is electrically connected to the third lead pin 22C on the outer periphery of the specific apparent lead pin 22.
【0039】次に、前記構成に係るPGA・IC35の
前記構成に係る実装基板40への実装作業、および、そ
の作用を説明する。Next, a mounting operation of the PGA / IC 35 having the above-described configuration on the mounting substrate 40 having the above-described configuration and its operation will be described.
【0040】前記PGA・IC35は実装基板40の上
面にその見掛け上のリードピン22側が対向されるとと
ともに、各リードピン22の多重構造の第1リードピン
22Aおよび第2リードピン22Bが実装基板40のス
ルーホール42にそれぞれ上から挿入される。In the PGA IC 35, the apparent lead pin 22 side is opposed to the upper surface of the mounting substrate 40, and the first lead pins 22A and the second lead pins 22B of the multiple structure of each lead pin 22 are through holes of the mounting substrate 40. 42 are inserted from above.
【0041】続いて、PGA・IC35が実装基板40
上にセットされた状態で、リフローはんだ付け処理等が
実施されると、各多重構造のリードピン22における第
1リードピン22Aおよび第2リードピン22Bと、実
装基板40の各スルーホール42における第1スルーホ
ール導体43A、および第2スルーホール導体43Bと
がはんだ付けされるため、PGA・IC35は実装基板
40に電気的かつ機械的に接続された実装状態になる。
なお、第3リードピン22Cが配設された三重構造のリ
ードピン22においては、第3リードピン22Cがグラ
ンド配線45に電気的に接続された状態になる。Subsequently, the PGA / IC 35 is mounted on the mounting substrate 40.
When the reflow soldering process or the like is performed in the state of being set above, the first lead pin 22A and the second lead pin 22B in the lead pin 22 of each multiplex structure and the first through hole in each through hole 42 of the mounting substrate 40. Since the conductor 43A and the second through-hole conductor 43B are soldered, the PGA-IC 35 is in a mounted state in which it is electrically and mechanically connected to the mounting board 40.
In the triple-structured lead pin 22 in which the third lead pin 22C is arranged, the third lead pin 22C is electrically connected to the ground wiring 45.
【0042】この実装状態において、実装基板40のグ
ランド配線45を介してPGA・IC35に通電される
と、ペレット26は磁気シールド層19にワイヤボンデ
ィングされていることによって磁気シールド層19に電
気的に接続されているため、ペレット26は磁気シール
ド層19、第3リードピン22Cおよびグランド配線4
5を通じてモーストネガティブ電位の状態になる。した
がって、磁気シールド層19は電磁気的に安定した状態
になる。その結果、磁気シールド層19は気密封止パッ
ケージ30の内部に気密封止されているペレット26お
よびインナリード16A、16B群をきわめて効果的に
磁気遮蔽することになる。この磁気遮蔽効果により、外
部磁気ノイズ、内部磁気ノイズを相互に遮断することが
できるため、PGA・IC35の誤動作や、妨害電磁波
による障害の発生を防止することができる。In this mounted state, when the PGA / IC 35 is energized through the ground wiring 45 of the mounting substrate 40, the pellet 26 is electrically bonded to the magnetic shield layer 19 by being wire-bonded to the magnetic shield layer 19. Since the pellets 26 are connected to each other, the pellet 26 includes the magnetic shield layer 19, the third lead pin 22C, and the ground wiring 4
A state of most negative potential is obtained through 5. Therefore, the magnetic shield layer 19 becomes electromagnetically stable. As a result, the magnetic shield layer 19 extremely effectively magnetically shields the pellet 26 and the inner leads 16A and 16B that are hermetically sealed inside the hermetically sealed package 30. Due to this magnetic shielding effect, external magnetic noise and internal magnetic noise can be mutually shielded, so that malfunction of the PGA / IC 35 and occurrence of interference due to interfering electromagnetic waves can be prevented.
【0043】また、ペレット26が実装基板40に磁気
シールド層19および第3リードピン22Cによって熱
伝導的に直接接続されているため、ペレット26の発熱
等は磁気シールド層19および第3リードピン22Cを
通じて実装基板40に熱伝導によって効果的に放熱され
ることになる。したがって、PGA・IC35の放熱性
能を高めることにより、PGA・IC35の電気的特性
および信頼性を高めることができる。Further, since the pellet 26 is directly connected to the mounting substrate 40 by the magnetic shield layer 19 and the third lead pin 22C in a heat conductive manner, heat generated by the pellet 26 is mounted through the magnetic shield layer 19 and the third lead pin 22C. Heat is effectively radiated to the substrate 40. Therefore, by improving the heat dissipation performance of the PGA-IC 35, the electrical characteristics and reliability of the PGA-IC 35 can be improved.
【0044】前記実施例によれば次の効果が得られる。
パッケージの外部に突出された見掛け上のリードピ
ンが内外の多重構造に構成されているため、パッケージ
から突出された見掛け上のリードピン数に対して、実質
的なリードピンの本数は2倍に増加されていることにな
る。According to the above embodiment, the following effects can be obtained.
Since the apparent lead pins protruding to the outside of the package are configured in a multiple structure inside and outside, the number of actual lead pins is doubled with respect to the number of apparent lead pins protruding from the package. Will be there.
【0045】 見掛け上のリードピンの本数は増加を
抑制されているため、パッケージの大きさは抑制され、
また、見掛け上のリードピンの本数が抑制されているた
め、その隣合うリードピン間の距離を狭小化しなくて済
むことになる。Since the increase in the number of apparent lead pins is suppressed, the size of the package is suppressed,
Further, since the apparent number of lead pins is suppressed, it is not necessary to reduce the distance between the adjacent lead pins.
【0046】 磁気シールド層に半導体ペレットをボ
ンディングし、この磁気シールド層を多重構造のリード
ピンの外側に配設された第3リードピンを介して実装基
板の電気配線に接続させることにより、磁気シールド層
をモーストネガティブ電位に設定することができるた
め、磁気シールド層を電磁気的に安定化させることがで
き、その結果、パッケージの内部に封止されている半導
体ペレットやリードをきわめて効果的に磁気遮蔽するこ
とができる。A semiconductor pellet is bonded to the magnetic shield layer, and this magnetic shield layer is connected to the electric wiring of the mounting board via the third lead pin arranged outside the lead pin of the multiple structure, thereby forming the magnetic shield layer. Since the most negative potential can be set, the magnetic shield layer can be electromagnetically stabilized, and as a result, the semiconductor pellets and leads sealed inside the package can be magnetically shielded very effectively. You can
【0047】 前記の磁気遮蔽効果により、外部磁
気ノイズ、内部磁気ノイズを相互に遮断することができ
るため、半導体装置の誤動作や、妨害電磁波による障害
の発生を防止することができる。By the magnetic shielding effect, the external magnetic noise and the internal magnetic noise can be mutually shielded, so that the malfunction of the semiconductor device and the occurrence of the disturbance due to the electromagnetic interference can be prevented.
【0048】図7は本発明の他の実施例である表面実装
形パッケージを備えているICの実装状態を示す一部切
断正面図、図8はそのICの樹脂封止パッケージを除い
た状態を示す一部省略斜視図である。FIG. 7 is a partially cut front view showing a mounting state of an IC having a surface mount type package according to another embodiment of the present invention, and FIG. 8 shows a state of the IC excluding a resin-sealed package. It is a partially omitted perspective view shown.
【0049】本実施例2において、本発明に係る半導体
装置は、表面実装形パッケージを備えているICとして
構成されている。このICのパッケージは樹脂封止形に
成形されており、また、インナリードおよびアウタリー
ド群はリードフレームが用いられて形成されているとと
もに、各アウタリードは見掛け上、ガル・ウィング形状
に形成されている。すなわち、このICは一般的にスモ
ール・アウトライン・パッケージを備えているICに分
類されるものとして構成されている。In the second embodiment, the semiconductor device according to the present invention is configured as an IC having a surface mount type package. The package of this IC is molded in a resin encapsulation type, and the inner lead and outer lead groups are formed by using a lead frame, and each outer lead is apparently formed in a gull wing shape. . That is, this IC is generally classified as an IC having a small outline package.
【0050】本実施例に係るIC(以下、変形SOP・
ICということがある。)50は、表裏一対のリードフ
レーム組立体60A、60Bを備えている。表側組立体
60Aと裏側組立体60Bとは表裏対称形状にそれぞれ
構成されており、絶縁層61を挟んで互いに背合わせに
接合されている。この接合状態で、両組立体60Aおよ
び60Bには同一の樹脂封止パッケージ62が樹脂成形
されており、樹脂封止パッケージ62から互いに重合さ
れた多重構造のアウタリード63が外部に突出されてガ
ルウィング形状に屈曲成形されている。The IC according to this embodiment (hereinafter, modified SOP
Sometimes called IC. ) 50 includes a pair of front and back lead frame assemblies 60A and 60B. The front-side assembly 60A and the back-side assembly 60B are respectively configured to have a front-back symmetrical shape, and are joined back to back with the insulating layer 61 interposed therebetween. In this joined state, the same resin encapsulation package 62 is resin-molded in both the assemblies 60A and 60B, and the outer leads 63 having a multiple structure superposed on each other from the resin encapsulation package 62 are projected to the outside to form a gull wing shape. It is bent and molded.
【0051】表側組立体60Aと裏側組立体60Bとは
表裏対称形状に構成されているので、その構造を表側組
立体60Aの符号を用いて代表的に説明する。すなわ
ち、表側組立体60Aは、集積回路が作り込まれた半導
体ペレット(以下、ペレットという。)51Aと、ペレ
ット51Aの2方に配線されている複数本のインナリー
ド53Aと、各インナリード53Aにそれぞれ一体的に
連結されているアウタリード54Aと、ペレット51A
の各電極パッド52Aとインナリード53Aの先端部と
にその両端部をそれぞれボンディングされて橋絡されて
いるボンディングワイヤ56Aと、ペレット51Aがボ
ンディング層55Aを介してボンディングされているタ
ブ57Aとを備えている。The front side assembly 60A and the back side assembly 60B are symmetrically formed on the front side and the back side, and therefore the structure thereof will be representatively described by using the reference numerals of the front side assembly 60A. That is, the front side assembly 60A includes a semiconductor pellet (hereinafter, referred to as a pellet) 51A in which an integrated circuit is formed, a plurality of inner leads 53A wired in two directions of the pellet 51A, and each inner lead 53A. The outer lead 54A and the pellet 51A that are integrally connected to each other
Each of the electrode pads 52A and the tip of the inner lead 53A, the bonding wire 56A having its both ends bonded and bridged, and the tab 57A to which the pellet 51A is bonded via the bonding layer 55A. ing.
【0052】なお、表側組立体60Aのペレット51A
と、相手方の裏側組立体60Bのペレット51Bとは、
同種の集積回路が作り込まれたもの同士を使用してもよ
いが、例えば、表側組立体60Aに配されるペレット5
1Aとしては、アナログ信号処理のための集積回路が作
り込まれたものを、裏側組立体60Bに配されるペレッ
ト51Bとしては、その処理信号を加工処理する機能を
発揮する集積回路が作り込まれたものを使用すると、多
機能をワンパッケージ化することができるという効果が
得られる。The pellet 51A of the front side assembly 60A
And the pellet 51B of the other party's back side assembly 60B,
Although the integrated circuits of the same kind may be used together, for example, the pellets 5 arranged in the front assembly 60A may be used.
1A has a built-in integrated circuit for analog signal processing, and pellets 51B arranged on the back side assembly 60B has a built-in integrated circuit that has a function of processing the processed signal. The use of the ones has the effect that multiple functions can be packaged.
【0053】樹脂封止パッケージ62から見掛け上突出
された各アウタリード63は、表側組立体60Aのアウ
タリード(以下、表側アウタリードという。)54A
と、裏側組立体60Bのアウタリード(以下、裏側アウ
タリードという。)54Bとが絶縁層61を挟んで互い
に接合された多重構造に構成されており、樹脂封止パッ
ケージ62から突出されて略垂直に屈曲され、かつ、そ
の垂直部が水平に屈曲されている。各多重構造のアウタ
リード63は、その表側アウタリード54Aの水平部が
外向きに屈曲されているとともに、その裏側アウタリー
ド54Bの水平部が内向きに屈曲されている。したがっ
て、裏側アウタリード54Bが内向きに屈曲されている
分だけ、多重構造のアウタリード63はガル・ウィング
形状のアウタリードとは相違していることになる。Each outer lead 63 apparently protruding from the resin-sealed package 62 is an outer lead 54A of the front assembly 60A (hereinafter referred to as a front outer lead).
And an outer lead (hereinafter referred to as a back outer lead) 54B of the back side assembly 60B are joined to each other with an insulating layer 61 sandwiched therebetween, and have a multi-layered structure, protruding from the resin-sealed package 62 and bent substantially vertically. And, the vertical part is bent horizontally. The outer lead 63 of each multiple structure has a horizontal portion of the front outer lead 54A bent outward and a horizontal portion of the back outer lead 54B bent inward. Therefore, the outer lead 63 having the multiple structure is different from the gull wing-shaped outer lead by the amount that the back outer lead 54B is bent inward.
【0054】一方、この変形SOP・IC50が実装さ
れる実装基板70は、図7に示されているように構成さ
れている。図7に示されている実装基板はガラス強化プ
ラスチック(エポキシ樹脂系)が用いられて製作された
ベース71を備えている。ベース71の実装側の主面
(以下、上面とする。)におけるSOP・IC実装位置
の周辺部には、多重構造のランド72が複数個、実装対
象物になる前記変形SOP・IC50における各多重構
造のアウタリード63に対応するように2列にそれぞれ
配されて、はんだ材料が用いられて略長方形の小平板形
状に形成されている。On the other hand, the mounting substrate 70 on which the modified SOP / IC 50 is mounted is constructed as shown in FIG. The mounting substrate shown in FIG. 7 includes a base 71 made of glass reinforced plastic (epoxy resin). A plurality of lands 72 having a multiple structure are formed in the periphery of the SOP / IC mounting position on the main surface (hereinafter, referred to as an upper surface) on the mounting side of the base 71, and each multiplex in the modified SOP / IC 50 to be a mounting object. They are arranged in two rows so as to correspond to the outer leads 63 of the structure, and are formed into a substantially rectangular small flat plate shape using a solder material.
【0055】各多重構造のランド72は外側ランド73
Aと内側ランド73Bとを備えており、外側ランド73
Aと内側ランド73Bとは絶縁部74を挟んで径方向に
隣合わせに直列に配列されている。そして、外側ランド
73Aは表側アウタリード54Aと対応し、内側ランド
73Bは裏側アウタリード54Bと対応するようになっ
ている。これら外側ランド73Aおよび内側ランド73
B群は信号配線等(図示せず)に電気的に適宜接続され
ている。The land 72 of each multiple structure is the outer land 73.
A and an outer land 73B are provided.
A and the inner land 73B are arranged next to each other in the radial direction in series with the insulating portion 74 interposed therebetween. The outer land 73A corresponds to the front outer lead 54A, and the inner land 73B corresponds to the back outer lead 54B. These outer land 73A and inner land 73
The group B is electrically and appropriately connected to a signal wiring or the like (not shown).
【0056】前記構成に係る変形SOP・IC50がこ
の実装基板70に表面実装される際、この変形SOP・
IC50における多重構造のアウタリード63の表側ア
ウタリード54Aおよび裏側アウタリード54Bが実装
基板70上の外側ランド73Aおよび内側ランド73B
に、クリームはんだ材料(図示せず)を挟設されてそれ
ぞれ当接される。When the modified SOP IC 50 having the above structure is surface-mounted on the mounting board 70, the modified SOP IC 50
The front side outer lead 54A and the back side outer lead 54B of the outer lead 63 of the multiple structure in the IC 50 are the outer land 73A and the inner land 73B on the mounting substrate 70.
A cream solder material (not shown) is sandwiched between and abutted against each other.
【0057】続いて、リフローはんだ処理等の適当な手
段により、クリームはんだ材料が溶融された後に固化さ
れると、各表側アウタリード54Aおよび裏側アウタリ
ード54Bと、各外側ランド73Aおよび内側ランド7
3Bとの間には、はんだ付け部(図示せず)がそれぞれ
形成されることになる。このはんだ付け状態において、
変形SOP・IC50は実装基板70に電気的かつ機械
的に接続され、表面実装された状態になる。Subsequently, when the cream solder material is melted and then solidified by an appropriate means such as reflow soldering, each front side outer lead 54A and back side outer lead 54B, each outer land 73A and inner land 7 is formed.
A soldering portion (not shown) is formed between each of them and 3B. In this soldered state,
The modified SOP IC 50 is electrically and mechanically connected to the mounting substrate 70 and is in a surface-mounted state.
【0058】前記実施例によれば次の効果が得られる。
樹脂封止パッケージ62の外部に突出された見掛け
上1本のアウタリード63が表裏二重構造に構成されて
いるため、樹脂封止パッケージ62から突出された見掛
け上のアウタリード63数に対して、実質的なアウタリ
ード54A、54Bの本数は2倍に増加されていること
になる。According to the above embodiment, the following effects can be obtained.
Since the apparently one outer lead 63 protruding to the outside of the resin-sealed package 62 has a double-sided structure, it is substantially different from the apparent number of outer leads 63 projected from the resin-sealed package 62. That is, the number of the outer leads 54A and 54B is doubled.
【0059】 見掛け上のアウタリード63の本数は
増加を抑制されているため、樹脂封止パッケージ62の
大きさは抑制され、また、見掛け上のアウタリード63
の本数が抑制されているため、その隣合うアウタリード
63、63間の距離を狭小化しなくて済むことになる。Since the number of apparent outer leads 63 is suppressed from increasing, the size of the resin-sealed package 62 is suppressed, and the apparent outer leads 63 are suppressed.
Therefore, the distance between the adjacent outer leads 63 does not have to be narrowed.
【0060】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。The invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
【0061】例えば、多重構造のリードピンやアウタリ
ードの見掛け上の本数や形状等は、半導体装置の使用条
件等に応じて適宜変更することが望ましい。アウタリー
ドの形状としては、ガル・ウィング形状に限らず、DI
P・ICに使用されるスタンダード形状、I−リーリッ
ド形状、およびビームリード形状等が考えられる。For example, it is desirable to appropriately change the apparent number and shape of the lead pins and outer leads having a multiple structure according to the usage conditions of the semiconductor device. The shape of the outer lead is not limited to the gull wing shape, but DI
A standard shape, an I-lid lid shape, a beam lead shape and the like used for the P.IC can be considered.
【0062】また、磁気シールドは省略してもよいし、
放熱板を兼用してもよい。The magnetic shield may be omitted,
You may also use the heat sink.
【0063】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるPGA
・ICおよび変形SOP・ICに適用した場合について
説明したが、それに限定されるものではなく、他の気密
封止形パッケージおよび樹脂封止パッケージを備えてい
るIC、さらには、パワートランジスタや、その他の電
子装置全般に適用することができる。特に、本発明は、
高密度実装が要求される半導体装置に利用して優れた効
果が得られる。In the above description, the invention made by the present inventor is the field of application which is the background of the invention.
The case of application to an IC and a modified SOP / IC has been described, but the present invention is not limited to this, and an IC including another hermetically sealed package and a resin sealed package, a power transistor, and others. Can be applied to all electronic devices. In particular, the invention is
An excellent effect can be obtained by applying it to a semiconductor device that requires high-density mounting.
【0064】[0064]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0065】パッケージの外部に突出された見掛け上の
アウタリードが内外の多重構造に構成されているため、
パッケージから突出された見掛け上のアウタリード数に
対して、実質的なリードピンの本数を略2倍に増加させ
ることができる。Since the apparent outer leads protruding to the outside of the package have a multi-layer structure of inside and outside,
It is possible to substantially double the number of lead pins with respect to the apparent number of outer leads protruding from the package.
【0066】反対に、見掛け上のアウタリードの本数は
増加を抑制されているため、パッケージの大きさを抑制
することができる。また、見掛け上のアウタリードの本
数が抑制されているため、その隣合うアウタリード間の
距離を狭小化を回避することができる。On the contrary, since the apparent number of outer leads is suppressed from increasing, the size of the package can be suppressed. Further, since the apparent number of outer leads is suppressed, it is possible to avoid narrowing the distance between the adjacent outer leads.
【図1】本発明の一実施例であるPGA・ICの実装状
態を示す正面断面図である。FIG. 1 is a front sectional view showing a mounted state of a PGA IC according to an embodiment of the present invention.
【図2】そのPGA・ICの製造方法に使用されるベー
スを示す正面断面図である。FIG. 2 is a front cross-sectional view showing a base used in the PGA / IC manufacturing method.
【図3】その一部省略平面図である。FIG. 3 is a partially omitted plan view thereof.
【図4】ペレットおよびワイヤ・ボンディング工程後を
示す正面断面図である。FIG. 4 is a front sectional view showing a state after a pellet and wire bonding step.
【図5】その一部省略平面図である。FIG. 5 is a partially omitted plan view thereof.
【図6】パッケージの成形後を示す正面断面図である。FIG. 6 is a front sectional view showing a package after molding.
【図7】本発明の他の実施例である変形SOP・ICの
実装状態を示す一部切断正面図である。FIG. 7 is a partially cut front view showing a mounted state of a modified SOP / IC according to another embodiment of the present invention.
【図8】そのICの樹脂封止パッケージを除いた状態を
示す一部省略斜視図である。FIG. 8 is a partially omitted perspective view showing the IC excluding the resin-sealed package.
11…ベース、12A、12B…枠部材、13…基板部
材、14A、14B…スルーホール、15A、15B…
スルーホール導体、16A、16B…インナリード、1
8…スルーホール、19…磁気シールド層、20…スル
ーホール、21…凹部、22…多重構造リードピン(多
重構造アウタリード)、22A、22B…アウタリード
(パート部材)、23…絶縁筒、24…絶縁筒、25…
ボンディング層、26…半導体ペレット、27…電極パ
ッド、28…ワイヤ、29…組立体、30…気密封止パ
ッケージ、31…ダム、32…キャビティー、33…キ
ャップ、34…封止材層、35…PGA・IC(半導体
装置)、40…実装基板、41…ベース、42…スルー
ホール、43A、43B…スルーホール導体、44A、
44B…電気配線、45…グランド配線(モーストネガ
ティブ配線)、46…絶縁層、50…SOP・IC(半
導体装置)、51A、51B…ペレット、52A、52
B…電極パッド、53A、53B…インナリード、54
A、54B…アウタリード、55…ボンディング層、5
6A、56B…ボンディングワイヤ、57A、57B…
…タブ、60A、60B…リードフレーム組立体、61
…絶縁層、62…樹脂封止パッケージ、63…多重構造
アウタリード、70…実装基板、71…ベース、72…
多重構造ランド、73A、73B…ランド、74…絶縁
層。11 ... Base, 12A, 12B ... Frame member, 13 ... Substrate member, 14A, 14B ... Through hole, 15A, 15B ...
Through-hole conductor, 16A, 16B ... Inner lead, 1
8 ... Through hole, 19 ... Magnetic shield layer, 20 ... Through hole, 21 ... Recess, 22 ... Multiple structure lead pin (multiple structure outer lead), 22A, 22B ... Outer lead (part member), 23 ... Insulating cylinder, 24 ... Insulating cylinder , 25 ...
Bonding layer, 26 ... Semiconductor pellet, 27 ... Electrode pad, 28 ... Wire, 29 ... Assembly, 30 ... Hermetically sealed package, 31 ... Dam, 32 ... Cavity, 33 ... Cap, 34 ... Encapsulating material layer, 35 ... PGA / IC (semiconductor device), 40 ... Mounting board, 41 ... Base, 42 ... Through hole, 43A, 43B ... Through hole conductor, 44A,
44B ... Electric wiring, 45 ... Ground wiring (most negative wiring), 46 ... Insulating layer, 50 ... SOP / IC (semiconductor device), 51A, 51B ... Pellet, 52A, 52
B ... Electrode pad, 53A, 53B ... Inner lead, 54
A, 54B ... Outer leads, 55 ... Bonding layer, 5
6A, 56B ... Bonding wire, 57A, 57B ...
... tab, 60A, 60B ... lead frame assembly, 61
... Insulating layer, 62 ... Resin sealing package, 63 ... Multi-structure outer lead, 70 ... Mounting substrate, 71 ... Base, 72 ...
Multiple structure land, 73A, 73B ... Land, 74 ... Insulating layer.
Claims (5)
ットと、互いに絶縁されて半導体ペレットの外方に放射
状に配線されているとともに、半導体ペレットの電極パ
ッドにそれぞれ電気的に接続されている複数本のインナ
リードと、各インナリードにそれぞれ電気的に接続され
ているアウタリードと、前記半導体ペレットおよび前記
各インナリードを封止するように成形されているパッケ
ージとを備えている半導体装置において、 前記アウタリード群のうち少なくとも1本のアウタリー
ドが多重構造に構成されているとともに、互いに隣合わ
せのパート部材同士が絶縁層により絶縁されていること
を特徴とする半導体装置。1. A semiconductor pellet in which an electronic circuit is formed, and a plurality of semiconductor pellets, which are insulated from each other and are radially wired to the outside of the semiconductor pellet, and are electrically connected to electrode pads of the semiconductor pellet, respectively. A semiconductor device comprising a book inner lead, an outer lead electrically connected to each inner lead, and a package formed to seal the semiconductor pellet and the inner leads, wherein A semiconductor device, wherein at least one outer lead of the outer lead group has a multi-layered structure, and adjacent part members are insulated from each other by an insulating layer.
のうち少なくとも一パート部材が、モーストネガティブ
電位を構成するアウタリードとして使用されており、こ
のアウタリードが前記半導体ペレットの全面と略対応す
るように構成された磁気シールド層に電気的に接続され
ていることを特徴とする請求項1に記載の半導体装置。2. At least one part member of the outer leads formed in the multiple structure is used as an outer lead forming a most negative potential, and the outer lead is formed to substantially correspond to the entire surface of the semiconductor pellet. The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected to the magnetic shield layer.
イ構造にそれぞれ構成されており、そのうち少なくとも
1本は互いに同心円の多重構造に構成されているととも
に、内外隣合わせのパート部材同士が筒形状の絶縁層に
より絶縁されていることを特徴とする請求項1に記載の
半導体装置。3. The outer lead groups are each configured in a pin grid array structure, at least one of which is configured in a concentric multiple structure, and the inner and outer adjacent part members are formed by a cylindrical insulating layer. The semiconductor device according to claim 1, wherein the semiconductor device is insulated.
用いられて形成されたリード構造から成り、このリード
構造のアウタリードが絶縁層を介して表裏に重合された
多重構造に構成されていることを特徴とする請求項1に
記載の半導体装置。4. The outer lead group comprises a lead structure formed by using a lead frame, and the outer leads of the lead structure are formed in a multiple structure in which the front and back are superposed with an insulating layer interposed therebetween. The semiconductor device according to claim 1.
多重構造のアウタリードの先端部が互いに反対方向にそ
れぞれ屈曲されていることを特徴とする半導体装置。5. The semiconductor device according to claim 4,
A semiconductor device in which the tips of outer leads having a multiple structure are bent in mutually opposite directions.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20993291A JPH0536889A (en) | 1991-07-26 | 1991-07-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20993291A JPH0536889A (en) | 1991-07-26 | 1991-07-26 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0536889A true JPH0536889A (en) | 1993-02-12 |
Family
ID=16581048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20993291A Pending JPH0536889A (en) | 1991-07-26 | 1991-07-26 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0536889A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0727162U (en) * | 1993-10-01 | 1995-05-19 | 日本アビオニクス株式会社 | IC lead |
JPH08306743A (en) * | 1995-04-27 | 1996-11-22 | Nec Corp | Semiconductor package and semiconductor device |
JP2009054993A (en) * | 2007-08-02 | 2009-03-12 | Tokyo Electron Ltd | Tool for detecting position |
-
1991
- 1991-07-26 JP JP20993291A patent/JPH0536889A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0727162U (en) * | 1993-10-01 | 1995-05-19 | 日本アビオニクス株式会社 | IC lead |
JPH08306743A (en) * | 1995-04-27 | 1996-11-22 | Nec Corp | Semiconductor package and semiconductor device |
JP2009054993A (en) * | 2007-08-02 | 2009-03-12 | Tokyo Electron Ltd | Tool for detecting position |
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