JPH0535656A - Data retrieving system - Google Patents
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- JPH0535656A JPH0535656A JP21288791A JP21288791A JPH0535656A JP H0535656 A JPH0535656 A JP H0535656A JP 21288791 A JP21288791 A JP 21288791A JP 21288791 A JP21288791 A JP 21288791A JP H0535656 A JPH0535656 A JP H0535656A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ダイレクトメモリアク
セス(以下、「DMA」と称する)コントロ−ラを有す
る計算機システムにおける主記憶メモリ上のデ−タ検索
方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data retrieval system on a main memory in a computer system having a direct memory access (hereinafter referred to as "DMA") controller.
【0002】[0002]
【従来技術】従来技術によるデ−タの検索手順を図3に
示す。従来計算機システムにおいて主記憶上の複数バイ
トにより構成されるデ−タ又は文字列を検索する場合プ
ログラムによって主記憶上のデ−タを1バイトずつリ−
ドし、検索したいデ−タを1バイトずつ順次比較するこ
とにより行っていた。図3は、上記のようなプログラム
によって、主記憶上のa0番地からa1番地の範囲でnバ
イトよりなる検索デ−タ(D0、D1、D2...Dn-1)
をM個まで検索し、一致するデ−タを持つ主記憶内の先
頭番地をs0番地から始まる主記憶に格納する場合の動
作を示すフロ−チャ−トである。2. Description of the Related Art A conventional data retrieval procedure is shown in FIG. When retrieving data or character strings composed of multiple bytes in main memory in a conventional computer system, a program reads the data in main memory byte by byte.
This is done by sequentially comparing the data to be retrieved and the data to be retrieved byte by byte. FIG. 3 shows retrieval data (D0, D1, D2 ... Dn-1) consisting of n bytes in the range from addresses a0 to a1 on the main memory by the above program.
Is a flow chart showing the operation for searching up to M times and storing the head address in the main memory having the matching data in the main memory starting from the address s0.
【0003】図中でIX,IY、IZ,IZa は、計算
機内のCPUのインデックスレジスタであり、それぞれ
次のような意味を持つ、IXは現在検索中のアドレスを
示す。IYはIXのアドレスで、デ−タの1バイト目D
0 が一致した場合、残りのD1〜Dn-1を比較するための
アドレスIX+1〜IX+n-1を示す。IZは検索中の
結果、一致するデ−タを持つアドレスの先頭番地を格納
する主記憶上のアドレスを示す。IZa は、検索結果一
致したデ−タの個数を表す。In the figure, IX, IY, IZ and IZa are index registers of the CPU in the computer, and each has the following meaning, and IX indicates the address currently being searched. IY is the address of IX, the first byte D of data
When 0 matches, it indicates addresses IX + 1 to IX + n-1 for comparing the remaining D1 to Dn-1. IZ indicates an address on the main memory for storing the head address of the address having the matching data as a result of the search. IZa represents the number of data matching the search results.
【0004】r0 はCPUの汎用レジスタであり、この
フロ−チャ−トの中では、現在D1〜 Dn-1 の何バイ
ト目を比較中であるかを示す。まずIX,IZ,IZa
の値を初期値a0,s0,0に設定する(ステップST
1)。ステップST2〜ステップST4がこのプログラ
ムのメインル−プであり、IXの値をインクリメントし
ながら検索デ−タの1バイト目D0と一致するかどうか
を調べる(ステップST2)。一致しなかった場合に
は、IXをインクリメント(ステップST3)し、IX
がアドレスの終了値a1に達した時点で、このル−プは
終了する(ステップST4)。R0 is a general-purpose register of the CPU and indicates in the flow chart which byte number of D1 to Dn-1 is currently being compared. First, IX, IZ, IZa
Is set to the initial value a0, s0,0 (step ST
1). Steps ST2 to ST4 are the main loop of this program, and while incrementing the value of IX, it is checked whether or not it matches the first byte D0 of the search data (step ST2). If they do not match, IX is incremented (step ST3), and IX
Reaches the end value a1 of the address, this loop ends (step ST4).
【0005】一致した場合には、更に1〜n-1バイトの
内容を1バイトづつ読みだし比較する。IY,r0 に初
期値を設定する(ステップST5)。IY,r0 をイン
クリメントし(ステップST6)、1〜n-1バイトの比
較が全て終了した場合(ステップST7)には、検索デ
−タが発見されたものとしてその時のIXの値をIZが
示す位置に格納し、IZ,IZaをインクリメントする
(bはr0 番目の1デ−タのビット数をバイト換算した
もの)(ステップST9)。ここでr0がn-1に達する
前に検索デ−タと異なるデ−タと現れた場合には、この
ル−プから抜けてステップST2〜ステップST4のメ
インル−プにもどる(ステップST8)。If they match, the contents of 1 to n-1 bytes are read out byte by byte and compared. Initial values are set in IY and r0 (step ST5). When IY, r0 is incremented (step ST6) and the comparison of 1 to n-1 bytes is completed (step ST7), it is assumed that the search data is found and IX shows the value of IX at that time. The data is stored in the position and IZ and IZa are incremented (b is the bit number of the bit of the r0th one data converted into bytes) (step ST9). If data different from the search data appears before r0 reaches n-1, the process exits this loop and returns to the main loop of steps ST2 to ST4 (step ST8).
【0006】ここで、IZa の値が設定値Mより大であ
れば、検索を中断し(ステップST10)M以下であれ
ば、更に次のアドレスの検索に移る(ステップST1
1)。以上のようにして、a0〜a1 の範囲の検索が終
了するか、又はM個のデ−タ一致が発見されることによ
って、このフロ−は終了する。ここでIZa は発見され
た一致デ−タの個数であり(s0)〜(s0+IZa−
1)番地にそのデ−タの先頭番地が格納される。If the value of IZa is larger than the set value M, the search is interrupted (step ST10). If it is equal to or less than M, the search for the next address is started (step ST1).
1). As described above, this flow ends when the search in the range of a0 to a1 ends or when M data matches are found. Where IZa is the number of matching data found and is (s0) to (s0 + IZa-
1) The head address of the data is stored in the address.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、以上述
べた方法での主記憶へのアクセス回数acは式(1)で
表されるような値となり、理論上の最小値であるa1−
a0+1回以上となる。 ac=(a1−a0+1)・(1+hr・nr).....(1) ac:主記憶アクセス回数 a1−a0:検索される主記憶の範囲のアドレス。 hr:0バイト目が一致するが1〜nのどれかで不一致
となる確率。 nr:hrの場合に不一致となる位置の平均(1≦nr
<n) また、プログラムによる方式の為、CPUは、検索の為
の主記憶アクセス以外にプログラムのコ−ドのフェッチ
等を行うため、時間がかかる。しかも検索中に他の処理
を行うことが出来ないという問題点があった。However, the number of times ac of access to the main memory in the above-described method has a value represented by the equation (1), which is the theoretical minimum value a1−
a0 + 1 or more times. ac = (a1−a0 + 1) · (1 + hr · nr). . . . . (1) ac: Main memory access count a1-a0: Main memory range address to be searched. hr: Probability that the 0th byte matches, but does not match any of 1 to n. Average of positions that do not match when nr: hr (1 ≦ nr
<N) Further, since the method is based on the program, the CPU takes time because it fetches the code of the program in addition to the main memory access for searching. Moreover, there is a problem that other processing cannot be performed during the search.
【0008】本発明は上述の点に鑑みてなされたもの
で、上記問題点を解決しデ−タ検索時の主記憶のアクセ
ス回数の増加を防ぐため、DMA機能とファーストイン
ファーストアウト(以下「FIFO」と称する)バッフ
ァと複数バイトのコンパレ−タの組合せによるハ−ドウ
ェアを設けることによって、主記憶のアクセス回数を最
小限にし、デ−タ検索を高速に行えるようにすることを
目的とする。The present invention has been made in view of the above points, and in order to solve the above problems and prevent an increase in the number of accesses to the main memory during data retrieval, a DMA function and a first-in-first-out (hereinafter referred to as " The purpose is to minimize the number of accesses to the main memory and to perform data retrieval at high speed by providing hardware by combining a buffer and a multi-byte comparator (referred to as "FIFO"). ..
【0009】[0009]
【課題を解決するための手段】上記課題を解決するため
本発明は、図1に示すようにDMAコントローラを有す
る計算機システムにおいて、検索デ−タを設定する検索
デ−タレジスタ群、主記憶より対象とする一連のデ−タ
を読みだし格納するFIFOバッファ、その両者のデ−
タを同時に比較するコンパレ−タ群、一致回数及び一致
アドレスを求める一致アドレススタック制御部、一致ア
ドレスを格納する一致アドレススタック、検索デ−タの
要求回数を設定する検索デ−タ数レジスタ、回数コンパ
レ−タより構成されるハ−ドウェアを設け、複数バイト
からなるデ−タを検索する場合に、DMAアクセスによ
って主記憶よりデ−タを引き出し、そのデ−タをFIF
Oバッファ内に格納し、FIFOバッファ内の複数バイ
トのデ−タを検索デ−タと同時に比較する機能を設けた
ものである。In order to solve the above problems, the present invention is directed to a computer system having a DMA controller as shown in FIG. 1, which includes a search data register group for setting search data and a main memory. FIFO buffer for reading and storing a series of data, and data for both
Group of comparators for comparing data at the same time, a match address stack control unit for finding the match count and match address, a match address stack for storing match addresses, a search data number register for setting the request count of search data, and a count When a hardware composed of a comparator is provided and the data consisting of a plurality of bytes is searched, the data is fetched from the main memory by the DMA access and the data is FIF'd.
It is provided with a function of storing the data in the O buffer and comparing the data of a plurality of bytes in the FIFO buffer with the search data at the same time.
【0010】[0010]
【作用】本発明では、複数バイトのデ−タの比較をハ−
ドウェアによって同時に行えるようにしたため、図3の
フロ−チャ−トのステップST5〜ステップST8のル
−プが無用となり、従来のプログラム方式によるメモリ
アクセス回数(a1−a0+1)(1+hr・nr)をa
0−a1+1に減少させることが出来る。また、DMAコ
ントロ−ラによってデ−タをアクセスするため、CPU
に時間的な余裕が出来る。In the present invention, comparison of data of a plurality of bytes is performed.
Since it can be simultaneously performed by hardware, the loop of steps ST5 to ST8 of the flowchart of FIG.
It can be reduced to 0-a1 + 1. Also, since the data is accessed by the DMA controller, the CPU
You can afford time.
【0011】[0011]
【実施例】以下本発明の一実施例を図面に基づいて詳細
に説明する。図2は本発明データ検索方式を適用する計
算機システムの構成を示すブロック図である。図示する
ように本計算機システムは、CPU1、DMAコントロ
−ラ2、主記憶装置3及び本発明により付加された付加
ハ−ドウェア4を具備する。アドレスバス5、デ−タバ
ス6、DMAI/F信号7、CPUI/F信号8、DM
ACI/F信号9aで結ばれている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings. FIG. 2 is a block diagram showing the configuration of a computer system to which the data search method of the present invention is applied. As shown in the figure, this computer system comprises a CPU 1, a DMA controller 2, a main memory 3 and an additional hardware 4 added by the present invention. Address bus 5, data bus 6, DMA I / F signal 7, CPU I / F signal 8, DM
It is connected by the AC I / F signal 9a.
【0012】デ−タ検索は、CPU1がCPUI/F信
号8によって本発明により付加した付加ハ−ドウェア4
に検索するデ−タ、最大検索デ−タ数を設定し、DMA
CI/F信号9aによってDMAコントロ−ラ2に検索
するアドレス範囲を設定し、CPUI/F信号8によっ
て付加ハ−ドウェア4を起動することによって行われ
る。起動した付加ハ−ドウェア4はDMAI/F信号7
によってDMAコントロ−ラ2にデ−タを要求する。D
MAコントロ−ラ2はアドレスバス5によって主記憶装
置3にアドレスを与え、主記憶装置3がそのアドレスに
応じたデ−タの値を出すとDMAI/F信号7によって
付加ハ−ドウェア4にデ−タが出ていることを伝える。For data retrieval, the additional hardware 4 added by the present invention by the CPU 1 by the CPU I / F signal 8 is used.
Set the data to be searched for, the maximum number of search data, and DMA
The address range to be searched is set in the DMA controller 2 by the CI / F signal 9a, and the additional hardware 4 is activated by the CPU I / F signal 8. The activated additional hardware 4 is the DMA I / F signal 7
To request data from the DMA controller 2. D
The MA controller 2 gives an address to the main memory device 3 by the address bus 5, and when the main memory device 3 outputs a value of data corresponding to the address, the DMA I / F signal 7 is sent to the additional hardware 4 as the data. -Tell that you are out.
【0013】付加ハ−ドウェア4は主記憶装置3からの
デ−タの値を取り込んで、検索デ−タとの比較を行い一
致したときのアドレスバス5上のアドレスを内部に蓄え
る。検索が終了すると付加ハ−ドウェア4からCPUI
/F信号8によってCPU1に通知される。検索結果
は、付加ハ−ドウェア4の内部に蓄えられたアドレスの
値をアドレスバス5を通してリ−ドすることによってC
PU1に与えられる。The additional hardware 4 takes in the value of the data from the main storage device 3, compares it with the search data, and stores the address on the address bus 5 when the data matches. When the search is completed, the additional hardware 4 causes the CPUI
The CPU 1 is notified by the / F signal 8. The retrieval result is C by reading the value of the address stored in the additional hardware 4 through the address bus 5.
It is given to PU1.
【0014】図1は、図2の本発明の付加ハ−ドウェア
4の内部構造を示すブロック図である。付加ハ−ドウェ
ア4は、DMAI/F9、CPUI/F10、検索デ−
タレジスタ群11、コンパレ−タ群12、FIFOバッ
ファ13、コンパレ−タ群12の全出力のANDゲ−ト
14、一致アドレススタック18の制御部で一致アドレ
ススタック制御部15、検索デ−タ数レジスタ16、回
数コンパレ−タ17で構成される。FIG. 1 is a block diagram showing the internal structure of the additional hardware 4 of the present invention shown in FIG. The additional hardware 4 is DMA I / F9, CPU I / F10, search data.
Data register group 11, comparator group 12, FIFO buffer 13, AND gate 14 for all outputs of comparator group 12, match address stack control section 15 in the control section of match address stack 18, search data number register 16 and a frequency comparator 17.
【0015】CPUからの設定は、CPUI/F10に
よって検索デ−タレジスタ群11、検索デ−タ数レジス
タ16に対して行われる。検索デ−タレジスタ群11に
は検索されるデ−タが記憶される。検索デ−タレジスタ
群11は検索デ−タ19と有効ビット20からなる複数
のレジスタから構成される。有効ビット20が設定され
ていない検索デ−タは、比較の対象にしない。従って途
中で比較の対象としない文字を含んだ任意長の文字列の
検索が可能である。起動するとDMAI/F9によって
DMA要求応答の制御が行われ、メモリからのデ−タが
FIFOバッファ13に蓄積される。FIFOバッファ
13はFIFOとして動作し、デ−タは矢印のように上
から下へ流れる。下からはみ出したデ−タは読み捨てら
れる。FIFOバッファ13内のデ−タは、デ−タが一
個読まれる毎に検索デ−タレジスタ群11内の有効ビッ
ト20がセットされた検索デ−タ19と、コンパレ−タ
群12によって比較される。この比較は、FIFOバッ
ファ13内の全デ−タに対して同時に行われる。The CPU I / F 10 sets the search data register group 11 and the search data number register 16 by the CPU I / F 10. The retrieved data register group 11 stores the retrieved data. The search data register group 11 is composed of a plurality of registers consisting of search data 19 and valid bits 20. Search data for which the valid bit 20 is not set is not a target for comparison. Therefore, it is possible to search for a character string of arbitrary length that includes a character that is not to be compared on the way. When activated, the DMA I / F 9 controls the DMA request response, and the data from the memory is stored in the FIFO buffer 13. The FIFO buffer 13 operates as a FIFO, and data flows from top to bottom as indicated by arrows. The data protruding from the bottom is discarded. The data in the FIFO buffer 13 is compared by the comparator group 12 with the search data 19 in which the valid bit 20 in the search data register group 11 is set every time one data is read. .. This comparison is simultaneously performed on all the data in the FIFO buffer 13.
【0016】コンパレ−タ群12の出力はANDゲ−ト
14にとおってANDをとられ、全デ−タが一致した場
合は一致アドレススタック制御部15に伝えられる。一
致アドレススタック制御部15内には全デ−タの一致回
数を示すレジスタがありANDゲ−ト14による信号に
応じて、そのレジスタの値に応じた一致アドレススタッ
ク18内の位置にその時のアドレスバス上にあるアドレ
ス値(最終デ−タの番地)が記録される。レジスタの値
は、回数コンパレ−タ17によって検索デ−タ数レジス
タ16と比較され、一致するか又は一致アドレススタッ
ク18が全部使用された場合に検索は終了となる。どち
らでもない場合にはDMAコントロ−ラの停止によって
終了となる。The output of the comparator group 12 is ANDed through the AND gate 14, and when all the data match, it is transmitted to the matching address stack control unit 15. The coincidence address stack control unit 15 has a register indicating the number of coincidences of all the data, and in response to a signal from the AND gate 14, the address at that time is placed at a position in the coincidence address stack 18 corresponding to the value of the register. The address value (address of the final data) on the bus is recorded. The value in the register is compared with the search data number register 16 by the frequency comparator 17, and the search is terminated when a match is found or the match address stack 18 is completely used. If neither of these is the case, the operation is terminated by stopping the DMA controller.
【0017】図4に、この方式による検索をプログラム
によって行ったとした場合のフロ−チャ−トを示す。図
4から分かるように複数デ−タの比較がステップST2
2の1ステップで行われるため従来方式の図3に比べて
単純なル−プによって高速な検索が行われる。図3のフ
ロ−チャ−トのル−プST2,ST5,ST6,ST
7,ST8の各ステップをハ−ドウェアで同時に行うよ
うにしたもので、ここで分かるようにメモリアクセス回
数は最小限のa1 −a0 +1回となる。なお当然ながら
プログラムによる方式では、複数デ−タの同時比較が出
来ないため、このフロ−を実現するにはハ−ドウェアが
必要となる。FIG. 4 shows a flow chart in the case where the search by this method is performed by a program. As can be seen from FIG. 4, the comparison of a plurality of data is step ST2.
Since it is performed in one step of 2, a high-speed search is performed by a simple loop as compared with the conventional method shown in FIG. Flow chart loop ST2, ST5, ST6, ST of FIG.
The steps 7 and ST8 are performed simultaneously by hardware, and as can be seen, the number of memory accesses is a1 -a0 +1 a minimum. Needless to say, the program method cannot simultaneously compare a plurality of pieces of data, so that hardware is required to realize this flow.
【0018】[0018]
【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような効果が期待される。(1)複数バイ
トのデ−タの比較をハ−ドウェアによって同時に行える
ようにした為、従来のプログラム方式によるメモリアク
セス回数を減少{(a1 −a0+1)(1+hr・n
r)から(a1−a0+1)}回に減少させることが出来
る。As described in detail above, according to the present invention, the following effects are expected. (1) Since the comparison of data of a plurality of bytes can be performed simultaneously by hardware, the number of memory accesses by the conventional programming method is reduced {(a1 -a0 + 1) (1 + hr.n
It can be reduced from r) to (a1−a0 + 1)} times.
【0019】(2)また、DMA機能を利用しているた
め、CPUがプログラムの命令コ−ドのフェッチ等にか
かる時間も不要となり、デ−タ検索中にCPUが別の処
理を行うことが出来るという利点がある。(2) Further, since the DMA function is used, the time required for the CPU to fetch the instruction code of the program becomes unnecessary, and the CPU can perform other processing during data retrieval. There is an advantage that you can.
【図1】本発明による付加ハ−ドウェアブロク図であ
る。FIG. 1 is an additional hardware block diagram according to the present invention.
【図2】本発明によるシステムブロック図である。FIG. 2 is a system block diagram according to the present invention.
【図3】従来技術のプログラムによるデ−タ検索のフロ
−チャ−トである。FIG. 3 is a flowchart of data retrieval by a prior art program.
【図4】本発明の方式をプログラムに置き換えた場合の
フロ−チャ−トである。FIG. 4 is a flowchart when the method of the present invention is replaced with a program.
1 CPU 2 DMAコントロ−ラ 3 主記憶装置 4 付加ハ−ドウェア 5 アドレスバス 6 デ−タバス 7 DMAI/F信号 8 CPUI/F 9 DMAI/F 9a DMAI/F信号 10 CPUI/F 11 検索デ−タレジスタ群 12 コンパレ−タ群 13 FIFOバッファ 14 ANDゲ−ト 15 一致アドレススタック制御部 16 検索デ−タ数レジスタ 17 回数コンパレ−タ 18 一致アドレススタック 19 検索デ−タ 20 有効ビット 1 CPU 2 DMA controller 3 Main memory 4 Additional hardware 5 Address bus 6 Data bus 7 DMA I / F signal 8 CPUI / F 9 DMAI / F 9a DMAI / F signal 10 CPUI / F 11 Search data register Group 12 Comparator group 13 FIFO buffer 14 AND gate 15 Match address stack control unit 16 Search data number register 17 Count comparator 18 Match address stack 19 Search data 20 Effective bit
Claims (1)
MA)コントロ−ラ及び主記憶メモリを有する計算機シ
ステムのデ−タ検索方式において、 検索デ−タを設定する検索デ−タレジスタ群、前記主記
憶メモリより対象とする一連のデ−タを読みだし、格納
するファーストインファーストアウト(FIFO)バッ
ファ、この両者のデ−タを同時に比較するコンパレ−タ
群、一致回数及び一致アドレスを求める一致アドレスス
タック制御部、一致アドレスを格納する一致アドレスス
タック、検索デ−タの要求回数を設定する検索デ−タ数
レジスタ、一致回数を比較する回数コンパレ−タより構
成されるハードウェアを設け、 前記CPUが検索デ−タ及び検索デ−タの要求回数を設
定し、前記DMAコントローラが前記主記憶メモリ上の
指定された領域のデ−タを前記FIFOバッファに流
し、前記検索デ−タレジスタ群と前記FIFOバッファ
のデ−タを前記コンパレ−タ群により複数個のデ−タを
同時比較し、前記検索デ−タと一致した一連のデ−タの
アドレスと個数を求めることを特徴とするデ−タ検索方
式。Claims: 1. CPU, direct memory access (D
(MA) In a data retrieval method of a computer system having a controller and a main memory, a retrieval data register group for setting retrieval data and a series of target data is read from the main memory. , A first-in first-out (FIFO) buffer for storing, a group of comparators for simultaneously comparing the data of the both, a match address stack control unit for obtaining the number of matches and a match address, a match address stack for storing the match address, retrieval A hardware comprising a search data number register for setting the number of requests for data and a frequency comparator for comparing the number of matches is provided, and the CPU determines the number of requests for the search data and the search data. And the DMA controller causes the data in the designated area on the main memory to flow to the FIFO buffer, The search data register group and the data of the FIFO buffer are simultaneously compared by the comparator group to obtain a plurality of data, and the address and the number of a series of data matching the search data are obtained. A data retrieval method characterized in that
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21288791A JPH0535656A (en) | 1991-07-30 | 1991-07-30 | Data retrieving system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21288791A JPH0535656A (en) | 1991-07-30 | 1991-07-30 | Data retrieving system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0535656A true JPH0535656A (en) | 1993-02-12 |
Family
ID=16629907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21288791A Pending JPH0535656A (en) | 1991-07-30 | 1991-07-30 | Data retrieving system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0535656A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7430634B2 (en) | 2004-12-10 | 2008-09-30 | Fujitsu Limited | Data transfer apparatus and data transfer method |
JP2010517182A (en) * | 2007-01-24 | 2010-05-20 | クゥアルコム・インコーポレイテッド | Content end type DMA |
JP2011040124A (en) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | Method of reading data in semiconductor memory device |
-
1991
- 1991-07-30 JP JP21288791A patent/JPH0535656A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7430634B2 (en) | 2004-12-10 | 2008-09-30 | Fujitsu Limited | Data transfer apparatus and data transfer method |
JP2010517182A (en) * | 2007-01-24 | 2010-05-20 | クゥアルコム・インコーポレイテッド | Content end type DMA |
JP2011040124A (en) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | Method of reading data in semiconductor memory device |
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