JPH05336737A - Rush current suppressing circuit - Google Patents
Rush current suppressing circuitInfo
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- JPH05336737A JPH05336737A JP13503392A JP13503392A JPH05336737A JP H05336737 A JPH05336737 A JP H05336737A JP 13503392 A JP13503392 A JP 13503392A JP 13503392 A JP13503392 A JP 13503392A JP H05336737 A JPH05336737 A JP H05336737A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はDC/DCコンバータの
突入電流抑制回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rush current suppressing circuit for a DC / DC converter.
【0002】[0002]
【従来の技術】図4は従来回路の構成例を示す図であ
る。直流電圧Ei,平滑用コンデンサCL,電界効果ト
ランジスタ(FET)TR1及びスイッチSW1とでル
ープを構成している。スイッチSW1を一定周期でオン
オフすると、平滑用コンデンサCLには電荷が蓄積さ
れ、電圧を発生する。このコンデンサCLの両端にかか
る電圧が出力電圧となり、負荷RLにパワーを供給す
る。2. Description of the Related Art FIG. 4 is a diagram showing a configuration example of a conventional circuit. The DC voltage Ei, the smoothing capacitor CL, the field effect transistor (FET) TR1 and the switch SW1 form a loop. When the switch SW1 is turned on and off in a constant cycle, charges are accumulated in the smoothing capacitor CL and a voltage is generated. The voltage applied across the capacitor CL becomes the output voltage and supplies power to the load RL.
【0003】抵抗R1,抵抗R2,トランジスタTR1
及びツェナーダイオードD1とで突入力電流抑制部を構
成している。C1は動作遅延用コンデンサである。抵抗
R2とコンデンサC1とで充電回路を構成し、抵抗R1
とコンデンサC1とで放電回路を構成している。ツェナ
ーダイオードD1は、トランジスタTR1のゲート・ソ
ース間電圧VGSをある値(ツェナー電圧)以下にクラン
プして、トランジスタTR1が耐圧破壊されないように
している。このように構成された回路の動作を説明すれ
ば、以下のとおりである。Resistor R1, resistor R2, transistor TR1
The zener diode D1 constitutes a rush input current suppressing portion. C1 is an operation delay capacitor. A charging circuit is formed by the resistor R2 and the capacitor C1, and the resistor R1
And the capacitor C1 form a discharge circuit. The Zener diode D1 clamps the gate-source voltage VGS of the transistor TR1 at a certain value (Zener voltage) or less so that the transistor TR1 is not broken down. The operation of the circuit thus configured will be described below.
【0004】スイッチSWがオンになると、前記したル
ープ回路が形成される。この時、抵抗R2とコンデンサ
C1で構成される充電回路が動作し、コンデンサC1の
電圧は時定数R2・C1で増加する。このコンデンサC
1の両端の電圧は、トランジスタTR1のゲート・ソー
ス間に印加されており、トランジスタTR1の抵抗は最
初は大きく、時間の経過と共に小さくなっていく。従っ
て、ループ回路の電流ID はスイッチSWオンの瞬間に
急激に増大することがなくなる。この時、平滑用コンデ
ンサCLには電荷が蓄積される。When the switch SW is turned on, the above loop circuit is formed. At this time, the charging circuit composed of the resistor R2 and the capacitor C1 operates, and the voltage of the capacitor C1 increases with the time constant R2 · C1. This capacitor C
The voltage between both ends of 1 is applied between the gate and source of the transistor TR1, and the resistance of the transistor TR1 is large at first and becomes small with the passage of time. Therefore, the current ID of the loop circuit does not suddenly increase at the moment when the switch SW is turned on. At this time, charges are accumulated in the smoothing capacitor CL.
【0005】次に、スイッチSWがオフになると、動作
遅延用コンデンサC1と抵抗R1とで構成される放電回
路が、放電時定数R1・C1で放電する。そして、コン
デンサC1の両端の電圧がトランジスタTR1のオフ電
圧以下になると、トランジスタTR1はオフになる。こ
のようにして、スイッチSWがオンオフを繰り返すこと
により、平滑用コンデンサCLには出力電圧VOが発生
することになる。Next, when the switch SW is turned off, the discharge circuit composed of the operation delay capacitor C1 and the resistor R1 discharges with the discharge time constant R1.C1. Then, when the voltage across the capacitor C1 becomes equal to or lower than the off voltage of the transistor TR1, the transistor TR1 is turned off. In this way, the switch SW is repeatedly turned on and off, so that the output voltage VO is generated in the smoothing capacitor CL.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、図4に
示す回路には以下に示すような問題がある。図5のタイ
ムチャートを用いて説明する。図5において、(a)は
スイッチSWの動作を、(b)はトランジスタTR1の
ゲート・ソース間電圧VGSを、(c)は回路電流(トラ
ンジスタTR1のドレイン・ソース間に流れる電流)I
D をそれぞれ示している。However, the circuit shown in FIG. 4 has the following problems. This will be described with reference to the time chart of FIG. In FIG. 5, (a) shows the operation of the switch SW, (b) shows the gate-source voltage VGS of the transistor TR1, and (c) shows the circuit current (current flowing between the drain and source of the transistor TR1) I.
D is shown respectively.
【0007】時刻t1 でスイッチSWがオンになると、
それまでトランジスタTR1はオフ状態にあり、その抵
抗は大きい。従って、スイッチSWがオンになった瞬間
に、回路に流れる電流は(c)に示すようにそれほど大
きくない。一方、抵抗R2とコンデンサC1とで構成さ
れる充電回路はR2・C1の時定数で充電を行う。この
結果、コンデンサC1の両端の電圧(とりもなおさずト
ランジスタTR1のゲート・ソース間電圧VGS)は
(b)に示すように漸増する。これに応じて、トランジ
スタTR1のオン抵抗は徐々に小さくなる。When the switch SW is turned on at time t1,
Until then, the transistor TR1 is in the off state and its resistance is large. Therefore, at the moment when the switch SW is turned on, the current flowing through the circuit is not so large as shown in (c). On the other hand, the charging circuit composed of the resistor R2 and the capacitor C1 charges with the time constant of R2 · C1. As a result, the voltage across the capacitor C1 (again, the gate-source voltage VGS of the transistor TR1) gradually increases as shown in (b). In response to this, the on-resistance of the transistor TR1 gradually decreases.
【0008】ここで、時刻t2 においてスイッチSWが
オフになったものとする。今度は、抵抗R1とコンデン
サC1とで構成される放電回路が時定数R1・C1で放
電する。しかしながら、放電用抵抗R1は極端に小さく
することができないため、その放電曲線は(b)のAに
示すように、極めて穏やかなものとなる。従って、スイ
ッチSWのオンオフ周期内でVGSを十分に小さくするこ
とができない。この結果、トランジスタTR1はスイッ
チSWがオフの間も、オン状態にある。Here, it is assumed that the switch SW is turned off at time t2. This time, the discharge circuit composed of the resistor R1 and the capacitor C1 discharges with the time constant R1 · C1. However, since the discharge resistor R1 cannot be made extremely small, the discharge curve becomes extremely gentle as indicated by A in (b). Therefore, VGS cannot be made sufficiently small within the ON / OFF cycle of the switch SW. As a result, the transistor TR1 is in the on state even while the switch SW is off.
【0009】ここで、時刻t3 においてスイッチSWが
再度オンになると、ループ回路は比較的小さいトランジ
スタTR1のオン抵抗RonとコンデンサCLの直列回
路に電圧Eiが印加されることになり、次式で示される
ような電流ID が流れる。When the switch SW is turned on again at the time t3, the loop circuit applies the voltage Ei to the series circuit of the ON resistance Ron of the transistor TR1 and the capacitor CL, which is relatively small, and is represented by the following equation. A current ID that flows as described above flows.
【0010】ID =(Ei−VO)/Ron この式で、Ronが比較的小さいため、電流ID は大電
流となる。図の(c)のBがこの突入電流を示してい
る。この突入電流のために、SWの接点がスティックし
たり、トランジスタTR1が破壊されたりするという問
題がある。ID = (Ei-VO) / Ron In this equation, the current ID becomes a large current because Ron is relatively small. B in (c) of the figure shows this inrush current. Due to this inrush current, there is a problem that the contact of SW sticks or the transistor TR1 is destroyed.
【0011】本発明はこのような課題に鑑みてなされた
ものであって、スイッチオン時に発生する突入電流を抑
制することができる突入電流抑制回路を提供することを
目的としている。The present invention has been made in view of the above problems, and an object thereof is to provide an inrush current suppressing circuit capable of suppressing an inrush current generated when a switch is turned on.
【0012】[0012]
【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。図4と同一のものは、同一の符号を付し
て示す。図において、SWは直流電圧Eiをオンオフす
るスイッチ、CLは平滑用コンデンサ、1は回路に直列
に接続され、スイッチSWがオンになる時の回路に流れ
る突入電流を抑制する電流抑制回路、C1は該電流抑制
回路1の動作遅延用コンデンサ、2はスイッチSWがオ
フ時に、前記動作遅延用コンデンサC1に蓄積された電
荷を強制放電する強制放電回路である。FIG. 1 is a block diagram showing the principle of the present invention. The same parts as those in FIG. 4 are designated by the same reference numerals. In the figure, SW is a switch for turning on / off the DC voltage Ei, CL is a smoothing capacitor, 1 is a series connection with the circuit, and a current suppressing circuit for suppressing an inrush current flowing in the circuit when the switch SW is on, and C1 are The operation delay capacitor 2 of the current suppressing circuit 1 is a forced discharge circuit for forcibly discharging the electric charge accumulated in the operation delay capacitor C1 when the switch SW is off.
【0013】[0013]
【作用】前記スイッチSWがオフの時に、強制放電回路
2は動作遅延用コンデンサC1の両端の電圧を急速に放
電する。この結果、電流抑制回路1の回路に直列に接続
された抵抗は十分大きくなる。そして、スイッチSWが
オンになると、電流抑制回路1は、回路に直列に接続さ
れた抵抗を十分大きい状態から徐々に小さくする。この
ように、本発明によればスイッチオン時に発生する突入
電流を抑制することができる。When the switch SW is off, the forced discharge circuit 2 rapidly discharges the voltage across the operation delay capacitor C1. As a result, the resistance connected in series to the circuit of the current suppressing circuit 1 becomes sufficiently large. Then, when the switch SW is turned on, the current suppressing circuit 1 gradually reduces the resistance connected in series to the circuit from a sufficiently large state. As described above, according to the present invention, it is possible to suppress the inrush current generated when the switch is turned on.
【0014】[0014]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図2は本発明の一実施例を示す電気回路図
である。図1,図4と同一のものは、同一の符号を付し
て示す。電流抑制回路1は、図4と同じであり、抵抗R
1,R2,ツェナーダイオードD1及びトランジスタT
R1で構成されている。強制放電回路2は、トランジス
タTR2,ダイオードD2及び抵抗R3とで構成されて
いる。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 2 is an electric circuit diagram showing an embodiment of the present invention. The same parts as those in FIGS. 1 and 4 are designated by the same reference numerals. The current suppression circuit 1 is the same as that of FIG.
1, R2, Zener diode D1 and transistor T
It is composed of R1. The forced discharge circuit 2 is composed of a transistor TR2, a diode D2 and a resistor R3.
【0015】ダイオードD2は、動作遅延用コンデンサ
C1と直列に接続され、トランジスタTR2と抵抗R3
の直列回路はコンデンサC1と並列に接続されている。
ダイオードD2のアノードにはトランジスタTR2のベ
ースが接続され、カソードにはトランジスタTR2のエ
ミッタが接続されている。そして、コレクタが抵抗R3
に接続されている。ダイオードD2は、電流の逆流素子
ダイオードとして機能する。抵抗R3の他端はコモンラ
インに接続されている。このように、構成された回路の
動作を図3のタイムチャートを用いて説明すれば、以下
のとおりである。The diode D2 is connected in series with the operation delay capacitor C1, and is connected to the transistor TR2 and the resistor R3.
Is connected in parallel with the capacitor C1.
The base of the transistor TR2 is connected to the anode of the diode D2, and the emitter of the transistor TR2 is connected to the cathode. And the collector is a resistor R3
It is connected to the. The diode D2 functions as a reverse current element diode. The other end of the resistor R3 is connected to the common line. The operation of the circuit thus configured will be described below with reference to the time chart of FIG.
【0016】先ずスイッチSWが(a)に示すように時
刻t1 においてオンになったものとする。この結果、ル
ープ回路が形成される。この時、抵抗R2及びコンデン
サC1からなる充電回路にはR2・C1の時定数で電荷
が充電される。この結果、コンデンサC1の両端の電圧
(トランジスタTR1のゲート・ソース間電圧VGSに等
しい)は、(b)に示すように漸増していく。この結
果、トランジスタTR2のオン抵抗は、十分に大きい状
態から徐々に小さくなっていく。従って、回路電流ID
は(c)に示すようにスイッチ切替え時にも大幅に増加
することなく、その後は一定値をとる。First, it is assumed that the switch SW is turned on at time t1 as shown in (a). As a result, a loop circuit is formed. At this time, the charging circuit including the resistor R2 and the capacitor C1 is charged with the electric charge with the time constant of R2 · C1. As a result, the voltage across the capacitor C1 (equal to the gate-source voltage VGS of the transistor TR1) gradually increases as shown in (b). As a result, the on-resistance of the transistor TR2 gradually decreases from a sufficiently large state. Therefore, the circuit current ID
As shown in (c), does not increase significantly even when the switches are switched, and then takes a constant value.
【0017】ここで、時刻t2 においてスイッチSWが
オフになると、ループ回路が切断される。一方、この時
コンデンサC1の両端には電圧が発生している。この電
圧によりトランジスタTR2はオンになる。この結果、
コンデンサC1の電荷は抵抗R3で消費され、その電圧
は(b)のCに示すように急速に0になる。従って、こ
の電圧をVGSとして受けるトランジスタTR1は完全に
オフとなる。When the switch SW is turned off at time t2, the loop circuit is disconnected. On the other hand, at this time, a voltage is generated across the capacitor C1. This voltage turns on the transistor TR2. As a result,
The electric charge of the capacitor C1 is consumed by the resistor R3, and its voltage rapidly becomes 0 as shown by C in (b). Therefore, the transistor TR1 which receives this voltage as VGS is completely turned off.
【0018】トランジスタTR1が完全にオフになった
状態で、時刻t3 にスイッチSWがオンになると、ルー
プが形成されるが、トランジスタTR1のオフ抵抗は十
分に大きいので、このトランジスタTR1の抵抗は十分
に大きい状態から、VGSの増大に応じて徐々に小さくな
っていく。従って、(c)のDに示すように、大きな突
入電流が流れることはなくなる。When the switch SW is turned on at time t3 while the transistor TR1 is completely off, a loop is formed. However, since the off resistance of the transistor TR1 is sufficiently large, the resistance of the transistor TR1 is sufficient. From a very large state, it gradually becomes smaller as VGS increases. Therefore, as shown by D in (c), a large inrush current does not flow.
【0019】このようにして、スイッチSWがオンオフ
することにより、平滑用コンデンサCLには一定の直流
電圧VOが発生し、負荷RLにパワーが供給されること
になる。この直流電圧の値VOは、(a)に示すスイッ
チングのオンオフの比率(デューティ比率)を変えるこ
とにより、任意に設定することができる。By turning the switch SW on and off in this manner, a constant DC voltage VO is generated in the smoothing capacitor CL, and power is supplied to the load RL. The value VO of the DC voltage can be arbitrarily set by changing the switching on / off ratio (duty ratio) shown in (a).
【0020】上述の実施例では、電流抑制回路1の能動
素子として電界効果トランジスタ(FET)を用いた場
合を例にとった。しかしながら、本発明はこれに限るも
のではなく、他の種類の能動素子、例えば通常のバイポ
ーラトランジスタを用いることもできる。また、強制放
電回路2内のトランジスタTR2も、実施例に示すPN
P型のみならず、NPN型トランジスタを用いることが
できる。また、FETを用いることもできる。In the above-mentioned embodiments, the case where the field effect transistor (FET) is used as the active element of the current suppressing circuit 1 is taken as an example. However, the present invention is not limited to this, and other types of active elements such as normal bipolar transistors can be used. Further, the transistor TR2 in the forced discharge circuit 2 is also the PN shown in the embodiment.
Not only P-type transistors but NPN-type transistors can be used. Also, a FET can be used.
【0021】[0021]
【発明の効果】以上、詳細に説明したように、本発明に
よればスイッチオン時に発生する突入電流を抑制するこ
とができる突入電流抑制回路を提供することができる。As described above in detail, according to the present invention, it is possible to provide the inrush current suppressing circuit capable of suppressing the inrush current generated when the switch is turned on.
【図1】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.
【図2】本発明の一実施例を示す電気回路図である。FIG. 2 is an electric circuit diagram showing an embodiment of the present invention.
【図3】実施例の動作を示すタイムチャートである。FIG. 3 is a time chart showing the operation of the embodiment.
【図4】従来回路の構成例を示す図である。FIG. 4 is a diagram showing a configuration example of a conventional circuit.
【図5】従来回路の動作を示すタイムチャートである。FIG. 5 is a time chart showing the operation of a conventional circuit.
1 電流抑制回路 2 強制放電回路 C1 動作遅延用コンデンサ CL 平滑用コンデンサ RL 負荷 SW スイッチ 1 Current Suppression Circuit 2 Forced Discharge Circuit C1 Operation Delay Capacitor CL Smoothing Capacitor RL Load SW Switch
Claims (5)
して平滑用コンデンサ(CL)に直流電圧を得るDC/
DCコンバータにおいて、 回路に直列に接続され、スイッチ(SW)がオンになる
時の回路に流れる突入電流を抑制する電流抑制回路
(1)と、 該電流抑制回路(1)の動作遅延用コンデンサ(C1)
と、 スイッチ(SW)がオフ時に、前記動作遅延用コンデン
サ(C1)に蓄積された電荷を強制放電させる強制放電
回路(2)とを設けて構成された突入電流抑制回路。1. A DC / DC for obtaining a DC voltage in a smoothing capacitor (CL) by turning on / off the DC voltage with a switch (SW).
In a DC converter, a current suppressing circuit (1) that is connected in series to the circuit and suppresses an inrush current flowing in the circuit when a switch (SW) is turned on, and an operation delay capacitor (1) for the current suppressing circuit (1) ( C1)
And a forced discharge circuit (2) for forcibly discharging the charge accumulated in the operation delay capacitor (C1) when the switch (SW) is off.
電流抑制回路(1)は、その抵抗を十分に大きい状態か
ら徐々に小さくして、突入電流を抑制するようにしたこ
とを特徴とする請求項1記載の突入電流抑制回路。2. When the switch (SW) is turned on,
The inrush current suppressing circuit according to claim 1, wherein the current suppressing circuit (1) is configured such that its resistance is gradually reduced from a sufficiently large state to suppress the inrush current.
に、強制放電回路(2)は動作遅延用コンデンサ(C
1)に蓄積された電荷を強制放電し、電流抑制回路
(1)の直列抵抗を完全にオフにするようして、次のス
イッチ(SW)のオンに備えるようにしたことを特徴と
する請求項2記載の突入電流抑制回路。3. The forced discharge circuit (2) is provided with an operation delay capacitor (C) while the switch (SW) is off.
The electric charge accumulated in 1) is forcibly discharged, and the series resistance of the current suppressing circuit (1) is completely turned off so that the next switch (SW) is turned on. Item 2. The inrush current suppressing circuit according to item 2.
に接続された電界効果トランジスタ(TR1)と、この
電界効果トランジスタの駆動回路とで構成されたことを
特徴とする請求項1記載の突入電流抑制回路。4. The current suppressing circuit (1) comprises a field effect transistor (TR1) connected in series to the circuit, and a drive circuit for the field effect transistor. Inrush current suppression circuit.
タ(TR2)で動作遅延用コンデンサ(C1)の両端を
短絡する構成としたことを特徴とする請求項1記載の突
入電流抑制回路。5. The inrush current suppressing circuit according to claim 1, wherein the forced discharge circuit (2) is configured to short-circuit both ends of the operation delay capacitor (C1) with a transistor (TR2).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13503392A JP3155342B2 (en) | 1992-05-27 | 1992-05-27 | Inrush current suppression circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13503392A JP3155342B2 (en) | 1992-05-27 | 1992-05-27 | Inrush current suppression circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05336737A true JPH05336737A (en) | 1993-12-17 |
JP3155342B2 JP3155342B2 (en) | 2001-04-09 |
Family
ID=15142377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13503392A Expired - Lifetime JP3155342B2 (en) | 1992-05-27 | 1992-05-27 | Inrush current suppression circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3155342B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7251429B2 (en) * | 2001-11-26 | 2007-07-31 | Ricoh Company, Ltd. | Image forming apparatus with an energy storage that can be discharged, and with a display of residual energy in the storage |
JP2008099426A (en) * | 2006-10-11 | 2008-04-24 | Yokogawa Electric Corp | Switch circuit |
JP2011030347A (en) * | 2009-07-24 | 2011-02-10 | Nec Lighting Ltd | Electric circuit and control method of electric circuit |
JP2013240199A (en) * | 2012-05-15 | 2013-11-28 | Seiko Epson Corp | Power circuit |
-
1992
- 1992-05-27 JP JP13503392A patent/JP3155342B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7251429B2 (en) * | 2001-11-26 | 2007-07-31 | Ricoh Company, Ltd. | Image forming apparatus with an energy storage that can be discharged, and with a display of residual energy in the storage |
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JP2011030347A (en) * | 2009-07-24 | 2011-02-10 | Nec Lighting Ltd | Electric circuit and control method of electric circuit |
JP2013240199A (en) * | 2012-05-15 | 2013-11-28 | Seiko Epson Corp | Power circuit |
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JP3155342B2 (en) | 2001-04-09 |
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