JPH05324550A

JPH05324550A - スプリットバス

Info

Publication number: JPH05324550A
Application number: JP4151273A
Authority: JP
Inventors: Shigehiro Asano; 滋博浅野
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1992-05-20
Filing date: 1992-05-20
Publication date: 1993-12-07
Anticipated expiration: 2010-04-10
Also published as: JPH0731655B2

Abstract

(57)【要約】【目的】本発明は、スプリットバスにおいて、応答のた
めの信号線を、応答を待っているバスマスタごとに独立
に設ける。【構成】モジュール１、２、３、４をバス５上に接続す
るとともに、このバス５と独立してアクノリッジのため
に専用信号線ＡＣＫ１、ＡＣＫ２を設け、これら専用信
号線ＡＣＫ１、ＡＣＫ２をモジュール１、２、３、４の
リクエスタがバスマスタとなってバスに要求を出したと
きに割り当てられる固有の識別番号に対応させ、その要
求がレスポンダによってスプリットされたとき、レスポ
ンダはそのバスマスタがどの識別番号に対応しているか
を認識し、アクノリッジを対応する専用信号線ＡＣＫ
１、ＡＣＫ２を用いて応答するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムに用いられるスプリットバスに関するものである。

【０００２】

【従来の技術】マルチプロセッサシステムでは、プロセ
ッサ間の通信、共有メモリのアクセス、あるいはＩ／Ｏ
アクセスをバスを介して行うようにしている。このよう
なバスによる結合は、実装が容易で、しかも安価である
ため、システム構成の一般的な手段として多く用いられ
ている。

【０００３】ところが、このようなバス結合では、プロ
セッサの台数が増加してプロセッサ間の通信、共有メモ
リのアクセス、あるいはＩ／Ｏアクセスのためにバスが
頻繁に使用されるようになると、バスの能力が容易に飽
和してしまい、処理の効率が上がらない。

【０００４】そこで、バスの転送能力を増大する手段と
してスプリットバスが考えられている。かかるスプリッ
トバスは、バスマスタがバスに要求を出してから、応答
が返るまでにバス上に有効な情報が乗ってない時間があ
ることを利用して、この間に他のモジュールにバスを使
用させるようにしたものである。

【０００５】このような方法を用いれば、バスをより効
率的に利用できるので実効的な転送能力が向上し、シス
テム全体の性能向上が実現できる。

【０００６】例えば文献ＩＥＥＥＰ８９６．１Ｒ／Ｄ
８．２ではＦｕｔｕｒｅｂｕｓ＋におけるスプリットバ
ス制御の具体的方法が開示されている。

【０００７】Ｆｕｔｕｒｅｂｕｓ＋では、要求を出すモ
ジュールをリクエスタ、応答をするモジュールをレスポ
ンダと呼び、リクエスタより要求が出されてからレスポ
ンダから応答が返るまでをトランザクションと称してい
る。以下の説明でも、この語句を使用する。

【０００８】かかるトランザクションでは、まずリクエ
スタがバス権を獲得し、バスマスタとなって、バスにア
ドレスとコマンドを送ることで開始される。バスをスプ
リットしない場合はレスポンダがスレーブとなって応答
し、トランザクションの終了となる。しかし、バスをス
プリットする場合には、レスポンダがＳＲ＊（スプリッ
ト）信号をアサートし、バスマスタがバスを離し、その
後、応答すべきレスポンダが新たにバス権を得てバスマ
スタとなり、応答をバスに送出しトランザクションの終
了となる。なお、ＳＲ＊信号はオープンコレクタで接続
されており、複数のスレーブがアサートすることができ
る。

【０００９】ところで、上述とした応答としては、
（ａ）データが必要な場合、（ｂ）アクノリッジだけが
必要な場合、（ｃ）データとアクノリッジの両方が必要
な場合の３つの場合がある。

【００１０】そして、これら３つの場合について上述の
Ｆｕｔｕｒｅｂｕｓ＋で規定している並列キャッシュで
は、次のように位置付けている。

【００１１】（ａ）の場合はキャッシュがリードミスに
よりメモリからデータを読む場合である。また、（ｂ）
の場合は、共有していて、しかもクリーンなキャッシュ
ブロックに書き込む場合である。この場合、共有してい
る他のキャッシュと違う内容を書き込んでは一貫性が保
てないので、共有している他のキャッシュを無効化（イ
ンバリデート）することが必要である。また、全ての無
効化の要求が受け付けられる前にキャッシュに書き込む
と、矛盾した状態に陥ることがあるのでアクノリッジ返
るのをまたなければならない。そして、（ｃ）の場合
は、フェッチをしてから書き込みをする場合である。こ
の場合には、フェッチするデータが必要となるが、共有
しているキャッシュブロックが存在する場合には（ｂ）
の場合と同様の理由で無効化の応答を待つ必要がある。

【００１２】また、これら３つの場合に、いくつのレス
ポンダが存在しうるかを考えると、まず、データを返す
場合は、データを返すレスポンダ（（ａ）および（ｂ）
の場合）は必ず１つであることがキャッシュプロトコ
ル、バスプロトコルの両面から保証されている。しか
し、（ｂ）や（ｃ）の場合、アクノリッジを返すレスポ
ンダは、複数のキャッシュがインバリデートされるべき
データを保持している可能性があるので、レスポンダが
複数存在することがある。また、書き込みはインバリデ
ートが完了してから、つまり、すべてのレスポンダが応
答をしてはじめて行われる。これはプロセッサからデー
タを矛盾なく書き込めることを保証するための必要な条
件である。

【００１３】そこで、インバリデートの応答のようにレ
スポンダが複数存在する場合は、次のようにして複数の
レスポンダが応答したことを保証するようにしている。

【００１４】バスをスプリットしない場合は全てのレス
ポンダがオープンコレクタで接続されているＡＫ＊信号
をネゲートするまでインバリデートは終了していないと
みなす。ＡＫ＊信号はオープンコレクタでつながってい
るので、全てのモジュールが応答し、ＡＫ＊信号をネゲ
ートするまで、この信号はネゲートされないからであ
る。

【００１５】また、応答をスプリットした場合には、そ
の応答はリクエスタの出力したアドレスと応答のコマン
ドをレスポンダがバスに送ることでなされる。この場
合、複数のレスポンダから複数の応答は別々に返ってく
るので、レスポンダの数だけバスにコマンドを出さなけ
ればいけなくなり効率が悪い。そこでＦｕｔｕｒｅｂｕ
ｓ＋では次のような方法でレスポンダの数より応答コマ
ンドの数を減らすことに成功している。

【００１６】あるレスポンダがアクノリッジを返したと
き、別のレスポンダがまだアクノリッジを返す状態でな
かったらＳＲ＊をアサートして応答が無効であることを
示す。応答にＳＲ＊をアサートしたレスポンダは、自分
がアクノリッジを返せるようになったら応答を返す。ア
クノリッジはリクエスタが出したアドレスと同じものを
返すことで、どのリクエスタに対する応答かが認識され
る。また、レスポンダを待っているリクエスタはＳＲ＊
のアサートされない応答があるとすべてのレスポンダが
応答を完了したことを知る。

【００１７】図６は、このような動作を具体的に説明す
るためのもので、ここではモジュールＡ、Ｂ、Ｃ、Ｄが
バス上に接続される場合を示している。

【００１８】この場合、時刻１でモジュールＡがｃｏｍ
ｍａｎｄ１を出力すると、モジュールＢまたはＣ、Ｄが
バスのスプリット信号を出力してｃｏｍｍａｎｄ１はス
プリットされる。

【００１９】次に、時刻２でモジュールＢがｃｏｍｍａ
ｎｄ２を出力すると、モジュールＡまたはＣ、Ｄがバス
のスプリット信号を出力してｃｏｍｍａｎｄ２はスプリ
ットされる。

【００２０】その後、時刻ｎにおいてモジュールＢおよ
びＣがアクノリッジを返すためにｒｅｓｐｏｎｓｅ１を
返し、ここでモジュールＤがアクノリッジを返せないで
いるとｒｅｓｐｏｎｓｅ１はＳＲ＊をアサートすること
によりスプリットされる。また、ＳＲ＊によりモジュー
ルＡはｒｅｓｐｏｎｓｅ１が無効な応答であることを知
る。

【００２１】次に、時刻ｎ＋１でモジュールＡおよびＤ
がアクノリッジとしてｒｅｓｐｏｎｓｅ２を返すが、こ
のときモジュールＣがアクノリッジを返せないでいると
ｒｅｓｐｏｎｓｅ２はＳＲ＊をアサートすることにより
スプリットされる。また、ＳＲ＊によりモジュールＢは
ｒｅｓｐｏｎｓｅ２が無効な応答であることを知る。

【００２２】さらに時刻ｎ＋２で、モジュールＤがアク
ノリッジを返せるようになるとｒｅｓｐｏｎｓｅ３でｃ
ｏｍｍａｎｄ１に対する応答が得られ、最後に時刻ｎ＋
３でモジュールＣがアクノリッジを返せるようになる
と、ｒｅｓｐｏｎｓｅ４でｃｏｍｍａｎｄ２に対する応
答が得られるようになる。

【００２３】

【発明が解決しようとする課題】ところが、このように
したものは、時刻ｎ＋３でモジュールＡが動作可能にな
るとともに、時刻ｎ＋４になってモジュールＢが動作可
能になることから、各モジュールが動作可能になるまで
に時間がかかり、さらに時刻ｎ＋４になるまでは別のコ
マンドを発行することもできない、つまり、従来では、
バスをスプリットした場合にリクエスタの待ち時間が長
くかかり、バスの使用率の低下とともに、処理速度の低
下を招く欠点があった。

【００２４】本発明は、上記事情に鑑みてなされたもの
で、リクエスタの待ち時間の短縮を可能とし、バスの使
用率の向上を図るとともに、処理速度の改善も可能にし
たスプリットバスを提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明は、複数のモジュ
ールをバス上に接続するとともに、該バスと独立してア
クノリッジのために複数の専用信号線を設け、これら専
用信号線をモジュールのリクエスタがバスマスタとなっ
てバスに要求を出したときに割り当てられる固有の識別
番号に対応させ、前記バスマスタの要求がレスポンダに
よってスプリットされると、レスポンダはそのバスマス
タがどの識別番号に対応しているかを認識するととも
に、該識別番号に対応する専用信号線を用いてアクノリ
ッジを返すように構成されている。

【００２６】

【作用】本発明ではアクノリッジのために専用信号線を
設けレスポンダはこの信号線を用いてアクノリッジを返
すことで、バスの実効的な容量を増加可能にしている。
この専用信号線は、レスポンダがリクエスタが要求を出
したときに割り当てられる固有の識別番号に対応して使
用され、これら識別番号は同時に二つ以上のリクエスタ
により使用されないよう管理される。そして、リクエス
タがバスマスタになってバスに要求を送出し、その要求
がレスポンダによってスプリットされたとき、レスポン
ダはそのバスマスタがどの識別番号に対応しているかを
認識し、アクノリッジ信号を返す場合に、対応するアク
ノリッジ専用の信号線を用いて応答をするのでバス使用
権を獲得するためのアービトレーションは必要なく、ま
たバスのデータラインを使用する必要もない。

【００２７】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。

【００２８】図１は同実施例の該略構成を示している。
図において、１、２、３、４はモジュールで、これらモ
ジュール１、２、３、４はバス５上に接続されている。

【００２９】この場合、バス５の調停は、アービタ６に
より行われる。また、バス５の信号線は、データ、アド
レス、コマンド、ステータスの他に、アクノリッジ専用
の信号としてＡＣＫ１、ＡＣＫ２の２本の信号線が用意
されている。

【００３０】図２は、モジュール１、２、３、４の概略
構成を示している。この場合、バス５上のコマンドを、
識別番号生成回路７より与えられる識別番号、アドレス
／データなどとともにコマンドキュー８に書き込む。そ
して、このコマンドキュー８より制御回路９に対してコ
マンドを順に与え、バス５上のコマンドを処理するよう
にしている。

【００３１】一方、モジュール１〜４がバス５に対して
コマンドを出力する場合は、コマンドのアドレスをアド
レスレジスタ１０に保持する。そして、このアドレスレ
ジスタ１０の値とコマンドキュー８のアドレスの値をコ
ンパレータ１１によって比較し、一致するエントリが存
在する場合に制御回路９に対して通知を行うようにして
いる。これは同じアドレスを持つ２つのコマンドがスプ
リットされて存在するのを防ぐためである。

【００３２】図３は識別番号生成回路７の概略構成を示
している。図において、１２はプライオリティエンコー
ダで、このプライオリティエンコーダ１２は、識別番号
空きフラグ１３、１４の状態に応じて、識別番号（ＩＤ
１）１５１と識別番号（ＩＤ２）１５２のうち、その時
点で使用されていない識別番号の一つを選択して出力す
るようにしている。

【００３３】ここでのプライオリティエンコーダ７は、
識別番号空きフラグ１３の出力をＡ、識別番号空きフラ
グ１４の出力をＢ、識別番号（ＩＤ１）１５１をＸ、識
別番号（ＩＤ２）１５２をＹとすると

【００３４】

【数１】により表現することができる。

【００３５】識別番号空きフラグ１３は、アンドゲート
１６の出力によりセットされ、エッジ検出部１７の出力
によりリセットされ、識別番号空きフラグ１４は、アン
ドゲート１８の出力によりセットされ、エッジ検出部１
９の出力によりリセットされるようになっている。

【００３６】アンドゲート１６は、リクエスタのコマン
ド（ｃｏｍｍａｎｄ）２０、このコマンドがスプリット
された時のｓｐｌｉｔ信号２１および識別番号（ＩＤ
１）１５１により出力を発生し、アンドゲート１８は、
リクエスタのコマンド（ｃｏｍｍａｎｄ）２０、このコ
マンドがスプリットされた時のｓｐｌｉｔ信号２１およ
び識別番号（ＩＤ１）１５２により出力を発生するよう
にしている。また、エッジ検出部１７は信号線ＡＣＫ１
のＡＣＫ１信号の立ち上がりを検出して出力を発生し、
エッジ検出部１９は信号線ＡＣＫ２のＡＣＫ２信号の立
ち上がりを検出して出力を発生するようにしている。

【００３７】図４はエッジ検出部１７、１９の概略構成
を示している。この場合、ＡＣＫ１信号またはＡＣＫ２
信号とＣＬＯＣＫが与えられるＤ型フリップフロップ２
２と、このフリップフロップ２２のＱ−出力とＡＣＫ信
号が与えられるアンドゲート２３より構成され、ＡＣＫ
１信号またはＡＣＫ２信号の立ち上がりを検出して識別
番号空きフラグ１３、１４をリセットする出力を発生す
るようにしている。

【００３８】次に、以上のように構成した実施例の動作
を図５に従い説明する。

【００３９】いま、モジュール１、２のリクエスタがバ
スマスタになってそれぞれコマンドを発行する場合を説
明する。

【００４０】まず、時刻１でモジュール１より１つめの
コマンドｃｏｍｍａｎｄ１を発行すると、モジュール２
または３、４によってスプリットされる。この時点で
は、全てのモジュールで識別番号空きフラグ１３、１４
がセットされていないので、プライオリティエンコーダ
１２によって識別番号（ＩＤ１）１５１が選択される。
また、この時点では、各モジュールでは、アンドゲート
１６の入力としてリクエスタのコマンド（ｃｏｍｍａｎ
ｄ１）２０とコマンドがスプリットされた時のｓｐｌｉ
ｔ信号２１が与えられるので、識別番号空きフラグ１３
がセットされる。

【００４１】この状態で、各モジュールでは、バス５上
のｃｏｍｍａｎｄ１を、識別番号生成回路７より与えら
れる識別番号（ＩＤ１）１５１、アドレス／データなど
とともにコマンドキュー８に取り込み、これを制御回路
９に対して順に与えることで、バス５上のｃｏｍｍａｎ
ｄ１を処理するようになる。

【００４２】次に、時刻２でモジュール２が次のコマン
ドｃｏｍｍａｎｄ２を発行すると、このｃｏｍｍａｎｄ
２もモジュール１または３、４によってスプリットされ
る。この場合は、各モジュールでは、識別番号空きフラ
グ１３、１４のうちで使用されていない識別番号が選択
される。この場合は、識別番号（ＩＤ１）１５１が選択
されているので、プライオリティエンコーダ１２の出力
は識別番号２（５４２）となり、ゲート（５２２）の出
力により識別番号空きフラグの２番（５０２）がセット
される。

【００４３】この状態でも、各モジュールではバス５上
のｃｏｍｍａｎｄ２を、識別番号生成回路７より与えら
れる識別番号（ＩＤ１）１５２、アドレス／データなど
とともにコマンドキュー８に取り込み、これを制御回路
９に対して順に与えることでバス５上のｃｏｍｍａｎｄ
２を処理するようになる。

【００４４】その後、時刻ｎになるとモジュール２およ
び３がｃｏｍｍａｎｄ１に対してＡＣＫｏｆｃｏｍ
ｍａｎｄ１ｂｙ２、ＡＣＫｏｆｃｏｍｍａｎｄ１
ｂｙ３によりアクノリッジを返そうとするが、モジュ
ール４がＡＣＫｏｆｃｏｍｍａｎｄ１ｂｙ４によ
るアクノリッジをまだ返さないのでＡＣＫ１信号線上の
ＡＣＫ１信号は「Ｌ」のままで応答が返ったことになら
ない。

【００４５】そして、時刻ｎ＋１になってモジュール４
がｃｏｍｍａｎｄ１に対してＡＣＫｏｆｃｏｍｍａｎ
ｄ１ｂｙ４によりアクノリッジを返すようになると、
ｃｏｍｍａｎｄ１に対する全てのアクノリッジが揃った
ことになり、ＡＣＫ１信号が「Ｈ」になる。これによ
り、各モジュールでは、エッジ検出器１７がＡＣＫ１の
立上がりを検出することで識別番号空きフラグ１３がリ
セットされ、ｃｏｍｍａｎｄ１に対するトランザクショ
ンを終了する。

【００４６】また、時刻ｎ＋１でモジュール１および４
がｃｏｍｍａｎｄ２に対してＡＣＫｏｆｃｏｍｍａｎ
ｄ１ｂｙ１、ＡＣＫｏｆｃｏｍｍａｎｄ１ｂｙ
４によりアクノリッジを返そうとするが、モジュール３
がＡＣＫｏｆｃｏｍｍａｎｄ１ｂｙ３によるアク
ノリッジをまだ返さないのでＡＣＫ２信号線上のＡＣＫ
２信号は「Ｌ」のままで応答が返ったことにならない。

【００４７】そして、時刻ｎ＋２になってモジュール３
がｃｏｍｍａｎｄ１に対してＡＣＫｏｆｃｏｍｍａｎ
ｄ１ｂｙ３によりアクノリッジを返すようになると、
ｃｏｍｍａｎｄ２に対する全てのアクノリッジが揃った
ことになり、ＡＣＫ２信号が「Ｈ」になる。これによ
り、各モジュールでは、エッジ検出器１７がＡＣＫ１の
立上がりを検出することで識別番号空きフラグ１４がリ
セットされ、ｃｏｍｍａｎｄ２に対するトランザクショ
ンを終了する。

【００４８】なお、ここでは理解を容易にするために、
図５においてＡＣＫ１ｏｆｃｏｍｍａｎｄｂｙ１
などの信号が示されているが、実際にはバス５上にはこ
れらのための信号線はない。これらの信号は各モジュー
ルから出力され、信号線ＡＣＫ１、ＡＣＫ２に与えられ
る。信号線ＡＣＫ１、ＡＣＫ２はオープンコレクタの信
号線であり、これら信号線ＡＣＫ１、ＡＣＫ２の値は各
モジュールからの信号の倫理積となる。

【００４９】従って、このようにすると、時刻ｎ＋２か
らモジュール１の動作は可能になり、時刻ｎ＋３でモジ
ュール２の動作が可能になるので、従来の時刻ｎ＋３で
モジュール１が、時刻ｎ＋４でモジュール２がそれぞれ
動作可能になるのに比べ、各モジュールが動作可能にな
るまでの時間を大幅に短縮できる。また、例えば、バス
５のスプリットを２つまで許しているので、時刻ｎ＋２
にさらに別のｃｏｍｍａｎｄ３を発行することもできる
ようにもなり、従来の時刻ｎ＋４になるまで別のコマン
ドを発行することができないのに比べても、バスを効率
よく利用することもできる。つまり、上述の実施例によ
れば、スプリットのための待ち時間を短縮でき、バスを
効率よく使用することができるとともに、処理速度の改
善も実現できることになる。

【００５０】なお、本発明は上記実施例にのみ限定され
ず、要旨を変更しない範囲で適宜変形して実施できる。
例えば、上述の実施例ではモジュール１、２がリクエス
タになって２つのコマンドを発行する場合についてのみ
説明したが、他のモジュールがリクエスタになることも
可能であり、また、２以上のコマンドを発行する場合に
も適用することができる。

【００５１】

【発明の効果】本発明によれば、バスをスプリットした
場合のリクエスタの待ち時間を短縮することができるだ
けでなく、バスの使用率の改善も得られ、処理速度の向
上も実現することができる。また、専用のアクノリッジ
信号をバス上に設けるだけでよく、実現も容易である利
点もある。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成を示す図。

【図２】実施例に用いられるモジュールの概略構成を示
す図。

【図３】実施例に用いられる識別番号生成回路の概略構
成を示す図。

【図４】実施例に用いられるエッジ検出部の概略構成を
示す図。

【図５】実施例の動作を説明するためのタイムチャー
ト。

【図６】従来のスプリットバスを説明するためのタイム
チャート。

【符号の説明】

１、２、３、４…モジュール、５…バス、６…アービ
タ、７…識別番号生成回路、８…コマンドキュー、９…
制御回路、１０…アドレスレジスタ、１１…コンパレー
タ、１２…プライオリティエンコーダ、１３、１４…識
別番号空きフラグ、１５１、１５２…識別番号、１６、
１８…アンドゲート、１７、１９…エッジ検出部、２０
…コマンド、２１…ｓｐｌｉｔ信号、２２…フリップフ
ロップ、２３…アンドゲート。

Claims

【特許請求の範囲】

【請求項１】複数のモジュールをバス上に接続すると
ともに、該バスと独立してアクノリッジのための複数の
専用信号線を設け、これら専用信号線をモジュールのリ
クエスタがバスマスタとなってバスに要求を出したとき
に割り当てられる固有の識別番号に対応させ、前記バス
マスタの要求がレスポンダによってスプリットされると
該レスポンダはそのバスマスタがどの識別番号に対応し
ているかを認識するとともに該識別番号に対応する専用
信号線を用いてアクノリッジを返送することを特徴とす
るスプリットバス。