JPH05324140A - Information processor - Google Patents
Information processorInfo
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- JPH05324140A JPH05324140A JP12445792A JP12445792A JPH05324140A JP H05324140 A JPH05324140 A JP H05324140A JP 12445792 A JP12445792 A JP 12445792A JP 12445792 A JP12445792 A JP 12445792A JP H05324140 A JPH05324140 A JP H05324140A
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- Japan
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- storage
- memory
- storage element
- control signal
- information processing
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
- Power Sources (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、情報処理装置における
省電力方法に関し、特に、メモリを対象とした省電力方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power saving method for an information processing apparatus, and more particularly to a power saving method for a memory.
【０００２】[0002]
【従来の技術】従来、電池駆動の携帯形パーソナルコン
ピュータやワードプロセッサ等の情報処理装置において
は、省電力化を図る方法として、特開昭６４−６６７１
９号公報や、ＯＡパソコン１９９０年８月号の第４５〜
第４７頁に記載されている方法がある。2. Description of the Related Art Conventionally, in an information processing apparatus such as a battery-powered portable personal computer and a word processor, a method for saving power has been disclosed in Japanese Patent Laid-Open No. 64-6671.
9 bulletin and OA personal computer August 1990 issue No. 45-
There is a method described on page 47.
【０００３】これらの方法では、キーボードからの入力
を常に監視し、入力のない一定時間の経過につれて、装
置内で使用していないデバイスの電源を順次停止してい
くことにより、消費電力の削減を図っている。In these methods, the input from the keyboard is constantly monitored, and the power of the devices that are not used in the apparatus is sequentially stopped as the fixed time without the input elapses, thereby reducing the power consumption. I am trying.
【０００４】例えば、キー入力が一定時間（数秒から数
十秒）ないと、まず、演算処理装置（ＣＰＵ）へのクロ
ックの供給を止めて処理を停止する。さらに、その後、
キー入力が一定時間（数分から数十分）ないと、液晶表
示装置のバックライトを消灯し、さらに、その後、キー
入力が一定時間ないと、表示も止めてしまう。For example, if the key input is not performed for a fixed time (several seconds to several tens of seconds), first, the supply of the clock to the arithmetic processing unit (CPU) is stopped to stop the processing. Furthermore, after that,
If the key input is not made for a certain period of time (several minutes to tens of minutes), the backlight of the liquid crystal display device is turned off, and if the key input is not made for a certain period of time thereafter, the display is stopped.
【０００５】また、フロッピーディスクドライブやハー
ドディスクドライブについては、専用のマイコンが使用
状況を監視して、アクセスが一定時間（数秒）ないと、
自動的にモータを止めることにより、省電力化を図って
いる。Regarding a floppy disk drive and a hard disk drive, if a dedicated microcomputer monitors the usage status and access is not made for a fixed time (several seconds),
Power is automatically saved by automatically stopping the motor.
【０００６】このように、従来の情報処理装置において
は、ユーザの操作が一定時間ない場合や、周辺装置が一
定時間動作しない場合に、装置内で使用していないデバ
イスの電源供給を順次停止したり、それらの動作クロッ
クを下げたり停止したりするなどによって、電力消費を
抑えている。As described above, in the conventional information processing apparatus, when the user does not operate for a certain period of time or when the peripheral device does not operate for a certain period of time, the power supply to the devices not used in the apparatus is sequentially stopped. The power consumption is suppressed by, for example, lowering or stopping the operation clock of those devices.
【０００７】一方、これらの情報処理装置を構成するデ
バイスの一種である記憶素子に関しては、従来、次のよ
うな省電力方法が取られている。On the other hand, regarding the memory element which is one of the devices constituting these information processing apparatuses, the following power saving method has been conventionally used.
【０００８】すなわち、ＣＰＵが動作していないときを
記憶素子が「使われていない」状態とみなして、全ての
記憶素子を、データをアクセスしない非選択状態にし、
さらに、スタンバイモードと呼ばれる消費電力が特別に
低くなる動作状態を持つ記憶素子を使用している場合に
は、その動作状態になるように制御している。つまり、
記憶素子の記憶内容を保持しながら、消費電力を抑える
ようにしている。That is, when the CPU is not operating, the storage elements are regarded as "not in use", and all the storage elements are set in a non-selected state where data is not accessed.
Further, when a memory element having an operating state called a standby mode in which power consumption is particularly low is used, control is performed so that the operating state is achieved. That is,
The power consumption is suppressed while holding the stored contents of the storage element.
【０００９】本来、記憶素子を「使用している」か「使
用していない」かは、素子中に記憶を保持する必要があ
るデータがあるか否かで決まるものであり、省電力処理
もそれに基づくべきである。そうであるにもかかわら
ず、従来の情報処理装置においては、記憶素子内部の記
憶保持の必要性に無関係に省電力処理が行われていた。Originally, whether a memory element is "used" or "not used" is determined by whether or not there is data that needs to be stored in the element, and power saving processing is also performed. It should be based on it. Nevertheless, in the conventional information processing apparatus, the power saving process is performed regardless of the necessity of holding the memory inside the memory element.
【００１０】さて、情報処理装置の記憶素子には、安価
で集積率の高いダイナミックＲＡＭ（ＤＲＡＭ）と呼ば
れる種類の素子が使われることが多い。そこで、ＤＲＡ
Ｍの構造と動作、および、消費電力について説明する。As a memory element of an information processing apparatus, an element of a type called a dynamic RAM (DRAM) which is inexpensive and has a high integration rate is often used. So DRA
The structure and operation of M and power consumption will be described.
【００１１】図２に一般的なＤＲＡＭの内部構成を示
す。FIG. 2 shows the internal structure of a general DRAM.
【００１２】ＤＲＡＭは、２次元に配列されたメモリセ
ルと、１つの行の読み出し／書き込みを行うセンスアン
プ、読み出し行を指定する行アドレスデコーダとからな
る。The DRAM comprises memory cells arranged two-dimensionally, a sense amplifier for reading / writing one row, and a row address decoder for designating a read row.
【００１３】メモリセルは、図３に示すようなトランジ
スタとコンデンサとを組み合わせた構造をしている。メ
モリセルの内容は、原理上、読み出し時に壊れてしま
う。従って、ＤＲＡＭでは、読み出しを行うときに、メ
モリセルからセンスアンプにデータをコピーし、その後
で、センスアンプ上のデータを元のメモリセルにコピー
するという動作をしている。また、書き込みを行うとき
にも、センスアンプ上にデータを読み出し、必要なデー
タを書き替えてから元のメモリセルにコピーするという
動作を行っている。なお、図２では、センスアンプから
指定された列アドレスのデータをアクセスするための機
構は省略してある。The memory cell has a structure in which a transistor and a capacitor are combined as shown in FIG. In principle, the contents of the memory cell are destroyed during reading. Therefore, in the DRAM, when reading is performed, data is copied from the memory cell to the sense amplifier, and then the data on the sense amplifier is copied to the original memory cell. Further, also when writing is performed, the operation of reading the data on the sense amplifier, rewriting the necessary data and then copying it to the original memory cell is performed. In FIG. 2, the mechanism for accessing the data of the column address designated by the sense amplifier is omitted.
【００１４】さて、メモリセル上のデータはコンデンサ
の電荷であり、そのままでは時間と共に消滅してしま
う。そこで、記憶を保持するために、記憶内容が消滅す
る前に読み出して、書き戻す動作が必要となる。これを
リフレッシュと呼んでいる。リフレッシュも、通常の読
み出しと同様に、センスアンプに１行分のメモリセルの
内容をコピーし、それをもう１度元のメモリセルにコピ
ーするという動作をしている。リフレッシュを行う行ア
ドレスについては特に規定はなく、同じ行アドレスが、
ある期間以内にリフレッシュされればよい。リフレッシ
ュ行アドレスの与え方には、 （１）外部から直接指定する方法 （２）メモリ素子が持つカウンタを使う方法 の２種類がある。前者は、ＣＰＵ自身がアドレスを指定
して行ったり、メモリを制御するハードウェアがアドレ
スを生成する。後者は、メモリ素子内部にリフレッシュ
を行うごとに値が加算または減算されるカウンタがあ
り、その値を行アドレスとしてリフレッシュを行う。The data on the memory cell is the charge of the capacitor, and disappears as it is with time. Therefore, in order to retain the memory, it is necessary to perform an operation of reading and rewriting before the memory content disappears. This is called refresh. Similarly to the normal reading, the refresh also operates to copy the contents of one row of memory cells to the sense amplifier and copy it to the original memory cells again. There is no special regulation on the row address for refreshing.
It may be refreshed within a certain period. There are two methods of giving the refresh row address: (1) direct designation from the outside, and (2) using the counter of the memory device. In the former case, the CPU itself specifies an address, or the hardware that controls the memory generates the address. The latter has a counter in which a value is added or subtracted each time refresh is performed inside the memory element, and the refresh is performed using the value as a row address.
【００１５】次に、ＤＲＡＭの消費電力について説明す
る。Next, the power consumption of the DRAM will be described.
【００１６】ＤＲＡＭの動作状態には、上述したよう
に、 （１）読み出し／書き込み中 （２）リフレッシュ中 と、メモリセルへのアクセスを行わない （３）待機中 との３つがある。消費電力は、待機中がいちばん低く、
リフレッシュ中および読み出し／書き込み中は、ほぼ同
程度の電力を消費する。単位時間内の消費電力は、単位
時間内のリフレッシュの動作時間の割合をリフレッシュ
頻度、読み出し／書き込みの動作時間の割合を読み出し
／書き込み頻度とすると、 （単位時間内の消費電力）＝（リフレッシュ中の消費電
力）×（リフレッシュ頻度）＋（読み出し／書き込み中
の消費電力）×（読み出し／書き込み頻度）＋（待機中
の消費電力）×｛１−（リフレッシュ頻度）−（読み出
し／書き込み頻度）｝ となる。従って、読み出し／書き込み頻度またはリフレ
ッシュ頻度を小さくすることにより、消費電力を抑える
ことができるといえる。As described above, there are three operating states of the DRAM: (1) during reading / writing, (2) during refreshing, and not accessing the memory cell (3) waiting. The power consumption is the lowest during standby,
About the same amount of power is consumed during refreshing and reading / writing. Power consumption within a unit time is defined as (power consumption within a unit time) = (refreshing time), where the ratio of the refresh operation time within the unit time is the refresh frequency and the ratio of the read / write operation time is the read / write frequency. Power consumption x) (refresh frequency) + (power consumption during read / write) x (read / write frequency) + (power consumption during standby) x {1- (refresh frequency)-(read / write frequency)} Becomes Therefore, it can be said that the power consumption can be suppressed by reducing the read / write frequency or the refresh frequency.
【００１７】[0017]
【発明が解決しようとする課題】上述したように、記憶
素子に関する従来の省電力処理では、ＣＰＵが停止して
いて他にアクセスが発生しない状況において、低消費電
力で記憶内容を保持できる動作状態にするという処理を
行っていた。従って、ＣＰＵの動作中は省電力処理は行
われず、電源および制御信号が記憶素子内のデータの要
／不要に関係なく供給され、電力が無駄に消費されてい
た。As described above, in the conventional power saving processing for the storage element, the operating state in which the stored contents can be retained with low power consumption when the CPU is stopped and no other access is made. I was performing the process of changing to. Therefore, the power saving process is not performed during the operation of the CPU, the power supply and the control signal are supplied regardless of the necessity / unnecessity of the data in the storage element, and the power is wasted.
【００１８】本発明の目的は、記憶内容を保持する必要
がある記憶素子についてのみ、電源および制御信号を供
給することにより、無駄な電力消費を少なくすることを
可能とする情報処理装置を提供することにある。An object of the present invention is to provide an information processing apparatus capable of reducing wasteful power consumption by supplying a power supply and a control signal only to a storage element which needs to retain stored contents. Especially.
【００１９】[0019]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、１つ以上の記憶素子を有する情報処理装
置において、記憶素子ごとに、その記憶内容を保持する
必要があるか否かを判定する判定手段と、記憶内容を保
持する必要があると判定された場合に、該記憶素子に対
して電源および制御信号を供給し、記憶内容を保持する
必要がないと判定された場合に、該記憶素子に対して電
源および制御信号を供給しない制御手段とを備えるよう
にしている。In order to achieve the above object, the present invention, in an information processing apparatus having one or more storage elements, determines whether or not it is necessary to hold the stored contents for each storage element. When it is determined that it is necessary to retain the stored content, it is determined that it is not necessary to retain the stored content by supplying power and a control signal to the storage element. And a control means that does not supply a power supply and a control signal to the storage element.
【００２０】上記判定手段は、例えば、現在実行中の処
理が記憶素子の使用権を獲得している間は、使用権の対
象となる記憶素子の記憶内容を保持する必要があると判
定し、それ以外は、記憶内容を保持する必要がないと判
定する。The determination means determines that, for example, while the process currently being executed acquires the usage right of the storage element, it is necessary to hold the storage content of the storage element that is the target of the usage right. Otherwise, it is determined that it is not necessary to retain the stored content.
【００２１】また、本発明は、１つ以上の記憶素子を有
する情報処理装置において、記憶素子ごとに、該記憶素
子に対して電源および制御信号が供給される状態と供給
されない状態とを切り替える切り替え手段と、現在実行
中の処理が記憶素子の使用権を獲得した場合に、使用権
の対象となる記憶素子に対して電源および制御信号が供
給される状態に切り替えるよう、上記切り替え手段に指
示する第１の指示手段と、現在実行中の処理が記憶素子
の使用権を放棄した場合に、使用権の対象となる記憶素
子に対して電源および制御信号が供給されない状態に切
り替えるよう、上記切り替え手段に指示する第２の指示
手段とを備えるようにしている。Further, according to the present invention, in an information processing apparatus having one or more storage elements, switching is performed for each storage element so as to switch between a state in which a power supply and a control signal are supplied to the storage element and a state in which the power source and the control signal are not supplied. And switching means for instructing the switching means to switch to a state in which the power supply and the control signal are supplied to the storage element that is the target of the usage right when the processing currently being executed acquires the usage right of the storage element. The first instructing means and the switching means so as to switch to a state in which the power supply and the control signal are not supplied to the storage element that is the target of the usage right when the currently executed process abandons the usage right of the storage element. And a second instructing means for instructing to.
【００２２】上記切り替え手段は、具体的には、電源お
よび制御信号の供給／停止を電気的に切り替えるデバイ
ス制御スイッチ（ＣＳＷ）として、記憶素子ごとに持た
せるようにすることができる。Specifically, the switching means can be provided for each storage element as a device control switch (CSW) that electrically switches between supply and stop of power and control signals.
【００２３】また、上記第１の指示手段および上記第２
の指示手段は、具体的には、各ＣＳＷを制御するデバイ
ス制御フリップフロップ（ＦＦ）と、このデバイス制御
ＦＦをＯＮ／ＯＦＦに設定するソフトウェアとして実現
することができる。すなわち、該ソフトウェアが、デバ
イス制御ＦＦをＯＮに設定することにより、電源および
制御信号を供給するようＣＳＷを制御し、また、デバイ
ス制御ＦＦをＯＦＦに設定することにより、電源および
制御信号を供給しないようＣＳＷを制御するようにする
ことができる。このソフトウェアは、記憶素子が割り付
けられているアドレス空間上のデータの配置を管理する
ソフトウェア（メモリ管理プログラム）の一部とするこ
とができる。Also, the first indicating means and the second
Specifically, the instruction means can be realized as a device control flip-flop (FF) that controls each CSW and software that sets the device control FF to ON / OFF. That is, the software controls the CSW to supply the power supply and the control signal by setting the device control FF ON, and does not supply the power supply and the control signal by setting the device control FF OFF. CSW can be controlled. This software can be a part of software (memory management program) that manages the arrangement of data in the address space to which the storage elements are allocated.
【００２４】また、上記判定手段は、具体的には、メモ
リ管理プログラムの一部として実現することができる。Further, the above determination means can be specifically realized as a part of the memory management program.
【００２５】このように、本発明の実施形態としては、
記憶素子ごとに、電源および制御信号の供給／停止を制
御可能とするハードウェアを付加すると共に、記憶内容
を保持する必要がある記憶素子に対してのみ電源および
制御信号を供給するように、該ハードウェアを制御する
ソフトウェアを設けるようにすることができる。As described above, according to the embodiment of the present invention,
Each storage element is provided with hardware capable of controlling the supply / stop of the power supply and the control signal, and the power supply and the control signal are supplied only to the storage element that needs to retain the stored contents. Software may be provided to control the hardware.
【００２６】なお、記憶素子がＤＲＡＭである場合に
は、さらに、リフレッシュを行うことも必要である。If the storage element is a DRAM, it is necessary to further refresh.
【００２７】そこで、本発明は、１つ以上の記憶素子を
有する情報処理装置において、記憶素子が、その記憶内
容を保持するよう指示するための制御信号が供給された
場合に、その記憶内容を保持するよう制御する記憶内容
保持手段を備えるようにした場合に、記憶素子ごとに、
その記憶内容を保持する必要があるか否かを判定する判
定手段と、記憶内容を保持する必要があると判定された
場合に、該記憶素子に対して上記制御信号を供給し、記
憶内容を保持する必要がないと判定された場合に、該記
憶素子に対して上記制御信号を供給しない制御手段とを
備えるようにしている。Therefore, according to the present invention, in an information processing apparatus having one or more memory elements, when the memory element is supplied with a control signal for instructing to retain the memory content, the memory content is stored. In the case where the memory content holding means for controlling the holding is provided, for each memory element,
When it is determined that the stored content needs to be retained, the control unit supplies the control signal to the storage element to determine whether the stored content is retained. When it is determined that it is not necessary to hold the storage element, a control unit that does not supply the control signal to the storage element is provided.
【００２８】上記判定手段は、例えば、現在実行中の処
理が記憶素子の使用権を獲得している間は、使用権の対
象となる領域の記憶内容を保持する必要があると判定
し、それ以外は、記憶内容を保持する必要がないと判定
する。The above-mentioned judging means judges that it is necessary to hold the stored contents of the area subject to the usage right, for example, while the process currently being executed acquires the usage right of the storage element, and Otherwise, it is determined that it is not necessary to retain the stored content.
【００２９】また、本発明は、１つ以上の記憶素子を有
する情報処理装置において、記憶素子が、該記憶素子を
２つ以上のブロックに分割し、各ブロックごとに、その
記憶内容を保持するよう制御する記憶内容保持手段を備
えるようにした場合に、ブロックごとに、その記憶内容
を保持するか否かを示す記憶保持情報を記憶する記憶手
段と、現在実行中の処理が記憶素子の使用権を獲得した
場合に、使用権の対象となるブロックに対応する記憶保
持情報に、記憶内容を保持する旨を設定する第１の設定
手段と、現在実行中の処理が記憶素子の使用権を放棄し
た場合に、使用権の対象となるブロックに対応する記憶
保持情報に、記憶内容を保持しない旨を設定する第２の
設定手段とを備えるようにしており、上記記憶内容保持
手段は、上記記憶保持情報に記憶内容を保持する旨が設
定されているブロックの記憶内容を保持するよう制御す
るようにしている。Further, according to the present invention, in an information processing apparatus having one or more storage elements, the storage elements divide the storage elements into two or more blocks, and each block holds the stored contents. In the case where the storage content holding means for controlling the above is provided, the storage means for storing the storage holding information indicating whether or not to hold the storage content for each block, and the use of the storage element for the process currently being executed When the right is acquired, the first setting means for setting that the storage content is held in the storage holding information corresponding to the block to which the usage right is applied, and the currently executing process sets the usage right of the storage element. When the information is abandoned, the storage holding information corresponding to the block for which the usage right is to be provided is provided with a second setting means for setting that the storage content is not held. Memory So as to control so as to retain the stored contents of the block to the effect that holds stored contents in the equity information is set.
【００３０】上記ブロックは、具体的には、リフレッシ
ュを行う行アドレスに対応するメモリ範囲、または、そ
れを複数集めたメモリ範囲となる。Specifically, the block is a memory range corresponding to a row address to be refreshed, or a memory range in which a plurality of them are collected.
【００３１】上記記憶手段は、具体的には、各ブロック
ごとに設けられたリフレッシュ制御フラグとして実現す
ることができる。リフレッシュ制御フラグは、ＤＲＡＭ
自体に持たせてもよいし、ＤＲＡＭ外部に持たせてもよ
い。The storage means can be specifically realized as a refresh control flag provided for each block. The refresh control flag is DRAM
It may be provided in itself or outside the DRAM.
【００３２】上記第１の設定手段，上記第２の設定手
段，上記判定手段は、具体的には、メモリ管理プログラ
ムの一部として実現することができる。すなわち、メモ
リ管理プログラムが、リフレッシュ制御フラグをＯＮに
設定することにより、対応するブロックに対して上記記
憶内容保持手段が動作するよう制御し、また、リフレッ
シュ制御フラグをＯＦＦに設定することにより、対応す
るブロックに対して上記記憶内容保持手段が動作しない
よう制御するようにすることができる。なお、特に、上
記第１の設定手段および上記第２の設定手段について
は、設定指示はメモリ管理プログラムが行うが、実際の
設定動作はＤＲＡＭ自体に行わせるようにしてもよい。The first setting means, the second setting means, and the determining means can be specifically realized as a part of a memory management program. That is, the memory management program sets the refresh control flag to ON so as to control the storage content holding means to operate in the corresponding block, and sets the refresh control flag to OFF to handle the same. It is possible to control such a block that the storage content holding means does not operate. Note that, in particular, regarding the first setting means and the second setting means, the memory management program gives the setting instruction, but the actual setting operation may be performed by the DRAM itself.
【００３３】[0033]
【作用】以下、本発明の作用について具体的に説明す
る。The function of the present invention will be specifically described below.
【００３４】メモリ管理プログラムは、記憶素子が割り
付けられているアドレス空間をメモリ空間として、該メ
モリ空間におけるデータの配置を管理しており、現在処
理を実行しているアプリケーションプログラムから記憶
素子の使用権の獲得要求、すなわち、メモリ獲得要求が
発行された場合に、必要な容量のメモリ領域を確保す
る。このメモリ領域の大きさは、記憶素子単位でもよい
し、記憶素子を複数のブロックに分割した単位でもよ
い。The memory management program manages the arrangement of data in the memory space with the address space to which the storage device is allocated as the memory space, and the application program currently executing the process is authorized to use the storage device. Of the memory acquisition request, that is, when a memory acquisition request is issued, a memory area having a necessary capacity is secured. The size of this memory area may be in units of storage elements or in units of storage elements divided into a plurality of blocks.
【００３５】そして、メモリ管理プログラムは、確保し
たメモリ領域が属する記憶素子に対応するデバイス制御
ＦＦをＯＮに設定する。その後、該メモリ領域の使用を
開始する。Then, the memory management program sets ON the device control FF corresponding to the storage element to which the secured memory area belongs. Then, the use of the memory area is started.
【００３６】さらに、メモリ領域が属する記憶素子がＤ
ＲＡＭである場合は、該記憶素子または該記憶素子のブ
ロックに対応するリフレッシュ制御フラグをＯＮに設定
する。これにより、リフレッシュ制御フラグがＯＮに設
定された記憶素子または記憶素子のブロックは、リフレ
ッシュが行われるので、記憶内容が保持される。Further, the storage element to which the memory area belongs is D
If it is a RAM, the refresh control flag corresponding to the storage element or the block of the storage element is set to ON. As a result, the storage element or the block of storage elements for which the refresh control flag is set to ON is refreshed, and the stored contents are retained.
【００３７】一方、アプリケーションプログラムが処理
を終了した場合や、現在処理を実行しているアプリケー
ションプログラムから記憶素子の使用権の放棄要求、す
なわち、メモリ解放要求が発行された場合には、メモリ
管理プログラムは、該当するメモリ領域を解放する。こ
れにより、別のアプリケーションプログラムがそのメモ
リ領域を使用できるようになる。On the other hand, when the application program finishes the processing, or when the application program currently executing the processing issues a request for abandonment of the right to use the storage element, that is, a memory release request, the memory management program Releases the corresponding memory area. This allows another application program to use the memory area.
【００３８】メモリ領域を解放するときに、メモリ管理
プログラムは、解放したメモリ領域が属する記憶素子ま
たは記憶素子のブロックを求め、該記憶素子または記憶
素子のブロック内に他に確保されているメモリ領域がな
ければ、対応するリフレッシュ制御フラグをＯＦＦに設
定する。これにより、リフレッシュ制御フラグがＯＦＦ
に設定された記憶素子または記憶素子のブロックは、リ
フレッシュが行われないので、記憶内容は保持されなく
なる。When the memory area is released, the memory management program obtains the memory element or the block of the memory element to which the released memory area belongs, and the memory area secured in the memory element or the block of the memory element to another. If not, the corresponding refresh control flag is set to OFF. This turns off the refresh control flag.
Since the memory element or the block of memory elements set to No. is not refreshed, the stored content is not retained.
【００３９】また、メモリ領域を解放するときに、メモ
リ管理プログラムは、解放したメモリ領域が属する記憶
素子の使用状況を調べ、その記憶素子内に他に確保され
ているメモリ領域がなければ、対応するデバイス制御Ｆ
ＦをＯＦＦに設定する。これにより、ＣＳＷによって電
源および制御信号の供給／停止を制御されている記憶素
子は、ＣＳＷを制御するデバイス制御ＦＦがＯＦＦにな
ることによって、電源および制御信号が供給されなくな
るので、その記憶素子自身による電力消費はゼロとな
り、ＣＳＷや関連の制御回路もスタティックに動作する
ため、電力消費が低く抑えられる。When the memory area is released, the memory management program checks the usage status of the storage element to which the released memory area belongs, and if there is no other secured memory area in the storage element, the memory management program responds. Device control F
Set F to OFF. As a result, the storage element whose supply / stop of the power supply and the control signal is controlled by the CSW is not supplied with the power supply and the control signal when the device control FF that controls the CSW is turned off. The power consumption is zero, and the CSW and related control circuits also operate statically, so that the power consumption can be kept low.
【００４０】以上述べたように、デバイス制御ＦＦを制
御することにより、実際に記憶内容を保持する必要があ
る記憶素子に対してのみ、電源および制御信号を供給す
るようにすることができ、記憶内容を保持する必要がな
い記憶素子による電力の消費を防ぐことができる。As described above, by controlling the device control FF, it is possible to supply the power supply and the control signal only to the storage element that needs to actually hold the stored content. It is possible to prevent power consumption by a memory element that does not need to hold contents.
【００４１】また、ＤＲＡＭについては、リフレッシュ
制御フラグを制御することにより、実際に記憶内容を保
持する必要があるメモリ領域が属する記憶素子または記
憶素子のブロックに限定してリフレッシュが行われる。
リフレッシュする行アドレスが少なくなると、それだけ
リフレッシュを行う頻度が下がるので、記憶素子が消費
する電力が抑えられる。結果として、記憶保持の不要な
メモリによる電力消費が抑えられることになる。Further, with respect to the DRAM, by controlling the refresh control flag, the refresh is limited to the storage element or the block of the storage element to which the memory area that actually needs to hold the stored content belongs.
When the row address to be refreshed decreases, the frequency of refreshing decreases correspondingly, so that the power consumed by the storage element can be suppressed. As a result, power consumption by the memory that does not need to be stored is suppressed.
【００４２】[0042]
【実施例】以下、本発明の一実施例を図面を用いて説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００４３】図４は本発明の一実施例の情報処理装置の
ハードウェア構成図である。FIG. 4 is a hardware configuration diagram of an information processing apparatus according to an embodiment of the present invention.
【００４４】図中、１は演算処理装置（ＣＰＵ）、２は
読み出し専用メモリ（ＲＯＭ）、３はランダムアクセス
メモリ（ＲＡＭ）、４は電源制御装置（ＰＣ）、５は表
示メモリ（ＶＲＡＭ）、６は液晶コントローラ（ＬＣＤ
Ｃ）、７は液晶表示装置（ＬＣＤ）、８はキーボード
（ＫＢ）、９はフロッピィディスクコントローラ（ＦＤ
Ｃ）、１０はフロッピィディスクドライブ（ＦＤＤ）、
１１はタイマ（ＴＩＭ）、１２はメインバス（ＭＢ）で
ある。In the figure, 1 is an arithmetic processing unit (CPU), 2 is a read only memory (ROM), 3 is a random access memory (RAM), 4 is a power supply control unit (PC), 5 is a display memory (VRAM), 6 is a liquid crystal controller (LCD
C), 7 is a liquid crystal display (LCD), 8 is a keyboard (KB), 9 is a floppy disk controller (FD)
C), 10 is a floppy disk drive (FDD),
Reference numeral 11 is a timer (TIM), and 12 is a main bus (MB).
【００４５】図４において、ＣＰＵ１は、ＲＯＭ２やＲ
ＡＭ３に格納されたプログラムを順次解釈して、各周辺
デバイスを制御し、処理を実行する。ＶＲＡＭ５は、Ｌ
ＣＤ７上の各ドットの表示内容を格納し、ＬＣＤＣ６
は、ＶＲＡＭ５の内容を周期的に読み出して、ＬＣＤ７
に転送する。ＦＤＣ９は、ＦＤＤ１０を制御して、フロ
ッピィディスクの読み書きを行う。ＫＢ８は、ユーザの
キー入力のデータを保持し、ＣＰＵ１の指示により、そ
のデータを返す。ＴＩＭ１１は、時間計測に用いるもの
で、一定時間ごとにＣＰＵ１に割り込みを発生させる。In FIG. 4, the CPU 1 has a ROM 2 and an R
The program stored in the AM3 is sequentially interpreted, each peripheral device is controlled, and the processing is executed. VRAM5 is L
The display contents of each dot on the CD7 are stored, and the LCDC6
Periodically reads out the contents of the VRAM 5, and the LCD 7
Transfer to. The FDC 9 controls the FDD 10 to read / write the floppy disk. The KB 8 holds the data of the key input by the user, and returns the data according to the instruction of the CPU 1. The TIM 11 is used for time measurement and causes the CPU 1 to generate an interrupt at regular intervals.
【００４６】また、ＰＣ４は、各周辺デバイスに対する
電源や制御信号の供給を制御する。具体的には、ＰＣ４
は、各デバイスに用意されている制御信号制御スイッチ
（ＣＳＷ）を、デバイス単位で個別にＯＮ／ＯＦＦする
機能を持つ。なお、本実施例の情報処理装置において
は、ＲＡＭ３，ＬＣＤ７，ＦＤＤ１０に制御信号制御ス
イッチ（ＣＳＷ）が付加されている。The PC 4 also controls the supply of power and control signals to each peripheral device. Specifically, PC4
Has a function of individually turning on / off a control signal control switch (CSW) prepared for each device in device units. In addition, in the information processing apparatus of the present embodiment, a control signal control switch (CSW) is added to the RAM 3, LCD 7, and FDD 10.
【００４７】ＣＰＵ１およびこれらの周辺デバイスは、
ＭＢ１２で結合され、ＭＢ１２を介してデータの交換を
行う。The CPU 1 and these peripheral devices are
It is connected by MB12 and exchanges data via MB12.
【００４８】次に、以上のハードウェア上で動作させる
ソフトウェアの構造について、図５を用いて説明する。Next, the structure of software operating on the above hardware will be described with reference to FIG.
【００４９】図５において、オペレーティングシステム
（ＯＳ）２２は、応用プログラム(ＡＰ）を動作させる
ために必要な共通機能を持つ。ＯＳ２２は、次のような
機能ブロックを持つ。In FIG. 5, the operating system (OS) 22 has common functions necessary for operating the application program (AP). The OS 22 has the following functional blocks.
【００５０】（１）ＯＳ２２上で動作するプログラムの
動作状態を管理するプログラム管理ブロック２３。(1) A program management block 23 for managing the operating state of a program operating on the OS 22.
【００５１】（２）各プログラムやデータにメモリを割
り当てて、メモリの使用状況を管理するメモリ管理ブロ
ック２４。(2) A memory management block 24 which allocates a memory to each program and data and manages the usage status of the memory.
【００５２】（３）各入出力資源の使用状態を管理する
入出力管理ブロック２５。(3) An input / output management block 25 for managing the usage status of each input / output resource.
【００５３】また、各周辺デバイスやメモリの物理依存
の制御を行う部分を物理デバイスドライバと呼び、デバ
イスごとにこの物理デバイスドライバを用意し、これら
をＯＳ２２が制御することにより、周辺デバイスやメモ
リとのデータ交換を実現する。本実施例の場合は、物理
デバイスドライバとしては、フロッピィディスクドライ
バ３１，キーボードドライバ３３，ＬＣＤドライバ３
２，メモリドライバ３０を用意している。Further, a portion for physically controlling each peripheral device or memory is called a physical device driver. This physical device driver is prepared for each device, and the OS 22 controls these so that the peripheral device and the memory can be controlled. Realize the data exchange of. In the case of this embodiment, the floppy disk driver 31, the keyboard driver 33, and the LCD driver 3 are used as physical device drivers.
2. A memory driver 30 is prepared.
【００５４】さて、本実施例の情報処理装置のハードウ
ェア構成について、詳しく説明する。Now, the hardware configuration of the information processing apparatus of this embodiment will be described in detail.
【００５５】本実施例における省電力制御のポイント
は、次の２つである。The points of power saving control in this embodiment are the following two points.
【００５６】（１）使用していないメモリ素子には記憶
保持に必要な電源および制御信号を供給しない。(1) The power supply and control signals necessary for storing data are not supplied to unused memory elements.
【００５７】（２）メモリ素子の使用していない範囲に
対しては、記憶保持に必要な動作を行わない。(2) The operation required for memory retention is not performed in the unused area of the memory element.
【００５８】本実施例の情報処理装置では、（１）を実
現するために、記憶素子に電源および制御信号を供給す
る制御線に、供給（ＯＮ）／停止（ＯＦＦ）を電気的に
制御可能なスイッチを設け、ＣＰＵ１の指示により、そ
のＯＮ／ＯＦＦをコントロールできるようにし、メモリ
の使用状況に基づいて、記憶保持の必要なメモリのみに
電源および制御信号を供給するように、該スイッチを制
御している。In the information processing apparatus of this embodiment, in order to realize (1), supply (ON) / stop (OFF) can be electrically controlled to the control line that supplies the power supply and the control signal to the storage element. A switch is provided so that the ON / OFF can be controlled by the instruction of the CPU 1, and the switch is controlled so that the power supply and the control signal are supplied only to the memory that needs to be stored and stored, based on the usage status of the memory. is doing.
【００５９】また、（２）を実現するために、ＲＡＭ３
として使用しているＤＲＡＭについて、特定のアドレス
範囲ごとにメモリリフレッシュを行うか否かをＣＰＵ１
が制御できるようにすると共に、メモリリフレッシュを
制御できるメモリ範囲がＣＰＵ１から見て１つの連続し
たメモリ空間となるように、ＣＰＵ１のアドレスを割り
付けている。そして、このメモリ空間を単位として、Ｏ
Ｓ２２がメモリの使用状況を管理し、プログラムやデー
タの格納領域として使用されているメモリ範囲に対して
のみ、メモリリフレッシュを行うようにしている。Further, in order to realize (2), the RAM 3
CPU1 determines whether to perform memory refresh for each specific address range for the DRAM used as
And the address of the CPU 1 is allocated so that the memory range in which the memory refresh can be controlled is one continuous memory space when viewed from the CPU 1. Then, with this memory space as a unit, O
In step S22, the use status of the memory is managed, and the memory refresh is performed only for the memory range used as a storage area for programs and data.
【００６０】以下、具体的なハードウェアの構成および
動作について説明する。なお、以下の説明においてリフ
レッシュとはメモリフレッシュのことを指す。The specific hardware configuration and operation will be described below. In the following description, refresh refers to memo refresh.
【００６１】図１はＲＡＭ３内部のＲＡＭ制御回路１０
０のブロック図である。FIG. 1 shows a RAM control circuit 10 inside the RAM 3.
It is a block diagram of 0.
【００６２】本実施例の情報処理装置では、記憶素子に
ＤＲＡＭを使用している。ＲＡＭ制御回路１００は、Ｄ
ＲＡＭを複数個並べたＤＲＡＭアレイ１０８と、ＣＰＵ
１の所定のアドレス空間にＤＲＡＭを割り付けるメモリ
アドレスデコーダ１０１と、リフレッシュを行うための
信号を生成する回路１０２，１０３と、ＣＰＵ１のメモ
リアクセスやリフレッシュのタイミングをとるための信
号を生成し、リフレッシュとメモリアクセスとが競合し
たときの調停を行うタイミングコントローラ１０４と、
ＣＰＵ１の指示に基づいて、ＤＲＡＭのリフレッシュを
行うアドレス空間を規定するリフレッシュ制御部１０９
とを備えており、さらに、それらの回路とＤＲＡＭ２０
１またはＣＰＵ１とのインターフェイスをとる回路１０
５，１０６，１０７，１１０を備えている。In the information processing apparatus of this embodiment, DRAM is used as the memory element. The RAM control circuit 100 is
DRAM array 108 in which a plurality of RAMs are arranged, and CPU
1, a memory address decoder 101 for allocating a DRAM to a predetermined address space, circuits 102 and 103 for generating a signal for refreshing, and a signal for timing the memory access or refreshing of the CPU 1 and refreshing. A timing controller 104 that performs arbitration when there is a conflict with memory access,
A refresh control unit 109 that defines an address space for refreshing the DRAM based on an instruction from the CPU 1
And the circuits and the DRAM 20.
1 or a circuit 10 for interfacing with the CPU 1.
5, 106, 107, 110 are provided.
【００６３】この回路の制御に関わるＣＰＵ１の制御信
号は、次の通りである。The control signals of the CPU 1 relating to the control of this circuit are as follows.
【００６４】まず、メモリのアクセスに関しては、アク
セスするメモリアドレスを指定するメモリアドレス（Ｍ
ＥＭ ＡＤＲ）１３０と、書き込みか読み出しかを示す
メモリリード／ライト信号（ＭＥＭ Ｒ／Ｗ）１３２
と、データの受け渡しを行うメモリデータ（ＭＥＭ Ｄ
ＡＴＡ）１３３と、メモリアクセスを要求するメモリリ
クエスト信号（ＭＥＭ ＲＥＱ）１３１とがある。First, regarding memory access, a memory address (M
EM ADR) 130 and a memory read / write signal (MEM R / W) 132 indicating whether to write or read.
And memory data (MEM D
ATA) 133 and a memory request signal (MEM REQ) 131 requesting memory access.
【００６５】また、リフレッシュを制御するための入出
力に関しては、アクセスするＩ／Ｏアドレスを指定する
Ｉ／Ｏアドレス（Ｉ／Ｏ ＡＤＲ）１３５と、書き込み
か読み出しかを示すＩ／Ｏリード／ライト信号（Ｉ／Ｏ
Ｒ／Ｗ）１３７と、データの受け渡しを行うＩ／Ｏデ
ータ（Ｉ／Ｏ ＤＡＴＡ）１３８と、Ｉ／Ｏアクセスを
要求するＩ／Ｏリクエスト信号（Ｉ／Ｏ ＲＥＱ）１３
６とがある。さらに、メモリやＩ／Ｏに対してアクセス
ができないときに、ＣＰＵ１を待機させるためのＲＥＡ
ＤＹ信号１３４がある。Regarding input / output for controlling refresh, an I / O address (I / O ADR) 135 for designating an I / O address to be accessed and I / O read / write indicating whether to write or read. Signal (I / O
R / W) 137, I / O data (I / O DATA) 138 for passing data, and I / O request signal (I / O REQ) 13 for requesting I / O access.
There is 6. In addition, a REA for waiting the CPU 1 when the memory or I / O cannot be accessed.
There is a DY signal 134.
【００６６】また、ハードウェア全体の動作の同期を取
るためのクロックが、それぞれのデバイスに供給されて
いる。これらの信号は、ＭＢ１２経由でＲＡＭ制御回路
１００に供給される。A clock for synchronizing the operation of the entire hardware is supplied to each device. These signals are supplied to the RAM control circuit 100 via the MB 12.
【００６７】なお、以下の説明では、これらにその信号
を受信した装置を作動させるための信号が与えられてい
るときをアクティブ、そうでないときをインアクティブ
と表現する。In the following description, when a signal for operating the device receiving the signal is given to these, it is referred to as active, and when it is not, it is referred to as inactive.
【００６８】以下、ＣＰＵ１によるメモリアクセス動作
について説明する。The memory access operation by the CPU 1 will be described below.
【００６９】ＣＰＵ１は、ＲＡＭ３またはＲＯＭ２をア
クセスする場合に、アクセスするアドレスを指定するメ
モリアドレス（ＭＥＭ ＡＤＲ）１３０と、メモリリー
ド／ライト信号（ＭＥＭ Ｒ／Ｗ）１３２と、メモリへ
の書き込みの場合には書き込みデータ（ＭＥＭ ＤＡＴ
Ａ）１３３と、メモリリクエスト信号（ＭＥＭ ＲＥ
Ｑ）１３１とを出力する。When the CPU 1 accesses the RAM 3 or the ROM 2, the memory address (MEM ADR) 130 for designating an address to be accessed, the memory read / write signal (MEM R / W) 132, and the case of writing to the memory Write data (MEM DAT
A) 133 and a memory request signal (MEM RE
Q) 131 is output.
【００７０】メモリアドレスデコーダ１０１は、ＭＥＭ
ＲＥＱ１３１が入力されたタイミングで、ＭＥＭ Ａ
ＤＲ１３０を取り込み、指定されたアドレスがＤＲＡＭ
２０１の割り付けられた範囲に含まれるか否かを判定
し、含まれる場合には、ＤＲＡＭ２０１へのアクセス要
求であるＤＲＡＭリクエスト信号（ＤＲＡＭ ＲＥＱ）
１４０をタイミングコントローラ１０４に出力する。The memory address decoder 101 is a MEM.
At the timing when REQ131 is input, MEM A
Takes in the DR130, and the specified address is DRAM
It is determined whether or not it is included in the allocated range of 201, and if it is included, a DRAM request signal (DRAM REQ) which is an access request to the DRAM 201.
140 is output to the timing controller 104.
【００７１】タイミングコントローラ１０４は、ＤＲＡ
Ｍ ＲＥＱ１４０を受信すると、次の動作により、ＤＲ
ＡＭアレイ１０８をアクセスするための信号を出力す
る。まず、ＤＲＡＭ２０１に与えるアドレス１２１を選
択するアドレスマルチプレクサ１０５にＭＥＭ ＡＤＲ
１３０を選択させ、コントロール信号ドライバ１０６を
制御して、アクセス方向を指定するＲ／Ｗ信号１２３を
アクティブにし、アドレスマルチプレクサ１０５の出力
が確定したタイミングで、アドレスストローブ信号１２
２をアクティブにする。また、データの流れを制御する
データバッファ１０７をアクセスの方向に合わせて設定
する。書き込みまたは読み出し完了後、タイミングコン
トローラ１０４は、それぞれの制御線をインアクティブ
にし、アクセス動作を終了する。The timing controller 104 uses the DRA
When M REQ140 is received, DR
It outputs a signal for accessing the AM array 108. First, the address multiplexer 105 for selecting the address 121 given to the DRAM 201 is input to the MEM ADR.
130, selects the control signal driver 106, activates the R / W signal 123 for designating the access direction, and outputs the address strobe signal 12 at the timing when the output of the address multiplexer 105 is determined.
Activate 2. In addition, the data buffer 107 that controls the flow of data is set according to the access direction. After the writing or reading is completed, the timing controller 104 inactivates each control line and ends the access operation.
【００７２】次に、リフレッシュ動作について説明す
る。Next, the refresh operation will be described.
【００７３】従来技術の説明で述べたように、ＤＲＡＭ
２０１のリフレッシュは、メモリセルに対して一定時間
以内に行わなければならない。このためのタイミングを
生成するのがリフレッシュタイマ１０２である。リフレ
ッシュタイマ１０２は、ＤＲＡＭ２０１の全行アドレス
を順にリフレッシュするのに必要十分な時間間隔で、リ
フレッシュリクエスト信号（ＲＥＦ ＲＥＱ）１４１を
タイミングコントローラ１０４に出力する。As described in the description of the prior art, DRAM
The refresh of 201 must be performed on the memory cell within a fixed time. The refresh timer 102 generates the timing for this. The refresh timer 102 outputs a refresh request signal (REF REQ) 141 to the timing controller 104 at time intervals necessary and sufficient for sequentially refreshing all row addresses of the DRAM 201.
【００７４】タイミングコントローラ１０４は、ＲＥＦ
ＲＥＱ１４１を受信すると、次の動作を行う。まず、
リフレッシュ制御部１０９が出力するリフレッシュ要／
不要信号１２７を判定して、インアクティブであれば、
リフレッシュアドレスの更新をリフレッシュアドレスカ
ウンタ１０３に指示し、動作を終了する。リフレッシュ
要／不要信号１２７がアクティブであれば、次の動作に
より、ＤＲＡＭ２０１のリフレッシュを行う。まず、リ
フレッシュ動作中にＣＰＵ１のメモリアクセスが発生し
ないように、ＲＥＡＤＹ信号１３４をインアクティブに
してＣＰＵ１を待機状態にする。次に、アドレスマルチ
プレクサ１０５にリフレッシュアドレス１２８を選択さ
せ、コントロール信号ドライバ１０６を制御して、ＤＲ
ＡＭ２０１がリフレッシュ動作に入るように、アドレス
ストローブ信号１２２，Ｒ／Ｗ信号１２３を出力させ
る。このとき、データアクセスは伴わないので、データ
バッファ１０７は、ＣＰＵ１，ＤＲＡＭ２０１のデータ
信号１３３，１２４を非接続にするように設定する。こ
の一連の動作で、ＤＲＡＭ２０１は、指定された１つの
行アドレスのリフレッシュを行う。リフレッシュが完了
すると、タイミングコントローラ１０４は、リフレッシ
ュアドレスの更新をリフレッシュアドレスカウンタ１０
３に指示し、次いでＲＥＡＤＹ信号１３４をアクティブ
にして、ＣＰＵ１を動作状態にして動作を終了する。The timing controller 104 uses the REF
When receiving the REQ 141, the following operation is performed. First,
Refresh required / output by the refresh control unit 109
If unnecessary signal 127 is judged and it is inactive,
The refresh address counter 103 is instructed to update the refresh address, and the operation ends. If the refresh necessary / unnecessary signal 127 is active, the DRAM 201 is refreshed by the following operation. First, the READY signal 134 is made inactive to put the CPU 1 in the standby state so that the memory access of the CPU 1 does not occur during the refresh operation. Next, the address multiplexer 105 is caused to select the refresh address 128, the control signal driver 106 is controlled, and the DR
The address strobe signal 122 and the R / W signal 123 are output so that the AM 201 enters the refresh operation. At this time, since data access is not involved, the data buffer 107 sets the data signals 133 and 124 of the CPU1 and the DRAM 201 to be unconnected. In this series of operations, the DRAM 201 refreshes one designated row address. When the refresh is completed, the timing controller 104 updates the refresh address by refresh address counter 10
3 and then activates the READY signal 134 to bring the CPU 1 into the operating state and end the operation.
【００７５】ＤＲＡＭアレイ１０８の回路構成を図６に
示す。The circuit configuration of the DRAM array 108 is shown in FIG.
【００７６】ＤＲＡＭアレイ１０８は、図７に示すよう
な１２８Ｋワード×８ビットのＤＲＡＭ素子２つと、Ｒ
ＡＭ制御回路１００から供給される制御信号および電源
の接続を電気的にＯＮ／ＯＦＦする制御信号制御スイッ
チ２０２ａ，２０２ｂと、アドレス１２１を、最上位ビ
ットを基にＤＲＡＭ１（２０１ａ）およびＤＲＡＭ２
（２０１ｂ）に振り分けるデコード回路とを備えてい
る。メモリの総容量は２５６ｋＢで、１８ビットでアド
レス指定する。The DRAM array 108 includes two DRAM elements of 128 K words × 8 bits as shown in FIG.
The control signal supplied from the AM control circuit 100 and the control signal control switches 202a and 202b for electrically turning on / off the connection of the power source, the address 121, the DRAM 1 (201a) and the DRAM 2 based on the most significant bit.
(201b). The total memory capacity is 256 kB and is addressed by 18 bits.
【００７７】各ＤＲＡＭ２０１への電源および制御信号
は、デバイス制御信号Ｃ１（２１０ａ）またはＣ２（２
１０ｂ）により、単独に接続（ＯＮ）／切断（ＯＦＦ）
を指定できる。The power supply and control signal to each DRAM 201 are the device control signal C1 (210a) or C2 (2
10b) to connect (ON) / disconnect (OFF) independently
Can be specified.
【００７８】デバイス制御信号Ｃ１（２１０ａ），Ｃ２
（２１０ｂ）を生成するＰＣ４のメモリデバイス制御回
路の構成を図８に示す。Device control signals C1 (210a), C2
FIG. 8 shows the configuration of the memory device control circuit of the PC 4 that generates (210b).
【００７９】図８に示すように、デバイス制御アドレス
デコーダ１５０が、ＣＰＵ１から出力されたＩ／Ｏ Ａ
ＤＲ１３５，Ｉ／Ｏ ＲＥＱ１３６，Ｉ／Ｏ Ｒ／Ｗ１
３７を基に、デバイス制御ＦＦ１５１ａまたは１５１ｂ
のトリガ信号を生成し、それによって、Ｉ／Ｏ ＤＡＴ
Ａ１３８の最下位ビットの内容が、トリガされたデバイ
ス制御ＦＦ１５１ａまたは１５１ｂにセットされる。デ
バイス制御ＦＦ１５１ａおよび１５１ｂの出力は、それ
ぞれ、デバイス制御信号Ｃ１（２１０ａ），Ｃ２（２１
０ｂ）に接続されているので、ＣＰＵ１からのＩ／Ｏア
クセスにより、任意のタイミングでデバイス制御信号を
制御できる。As shown in FIG. 8, the device control address decoder 150 outputs the I / O A signal output from the CPU 1.
DR135, I / O REQ136, I / O R / W1
Based on 37, the device control FF 151a or 151b
Of the I / O DAT
The content of the least significant bit of A138 is set in the triggered device control FF 151a or 151b. The outputs of the device control FFs 151a and 151b are the device control signals C1 (210a) and C2 (21), respectively.
0b), the device control signal can be controlled at arbitrary timing by I / O access from the CPU 1.
【００８０】ＤＲＡＭ２０１のメモリマップと素子、お
よび、ＯＳ２２が物理的にメモリを管理する単位である
メモリクロックの対応関係を図９に示す。FIG. 9 shows the correspondence relationship between the memory map and elements of the DRAM 201 and the memory clock which is a unit for the OS 22 to physically manage the memory.
【００８１】図９に示すように、本実施例においては、
ＯＳ２２は、各ＤＲＡＭ２０１を１６のブロックに分割
し、ＲＡＭ３全体を合計３２個のメモリブロックの集ま
りとして管理している。このメモリブロック単位でリフ
レッシュを制御できるようにするため、ＤＲＡＭアレイ
１０８に与えられるアドレス１２１を各ＤＲＡＭにデコ
ードした出力を、図７に示すように、下位のビットをＤ
ＲＡＭ２０１の桁アドレスに、上位のビットを行アドレ
スに割り当てている。従って、リフレッシュの際、ＤＲ
ＡＭアレイ１０８に対して与えるリフレッシュアドレス
１２８は、１８ビットのアドレス１２１の上位１０ビッ
トとなる。また、１つのメモリブロックは、アドレス１
２１の上位５ビットで指定されるアドレス範囲となる。As shown in FIG. 9, in the present embodiment,
The OS 22 divides each DRAM 201 into 16 blocks and manages the entire RAM 3 as a group of 32 memory blocks in total. In order to control the refresh in units of this memory block, the output obtained by decoding the address 121 given to the DRAM array 108 to each DRAM, as shown in FIG.
The upper bits are assigned to the row address in the digit address of the RAM 201. Therefore, when refreshing, DR
The refresh address 128 given to the AM array 108 is the upper 10 bits of the 18-bit address 121. Also, one memory block has address 1
The address range is specified by the upper 5 bits of 21.
【００８２】続いて、本実施例の情報処理装置の省電力
制御を実現するリフレッシュ制御部１０９の動作につい
て説明する。Next, the operation of the refresh controller 109 for realizing the power saving control of the information processing apparatus of this embodiment will be described.
【００８３】図１０にリフレッシュ制御部１０９の回路
構成を示す。FIG. 10 shows a circuit configuration of the refresh controller 109.
【００８４】リフレッシュ制御部１０９は、リフレッシ
ュ制御フラグ１１７と呼ぶＦＦを内部に複数持ち、それ
ぞれをＤＲＡＭ２０１の特定のメモリ範囲に対応させて
いる。本実施例では、メモリブロックの数と同数の３２
個のリフレッシュ制御フラグ１１７を用意し、それぞれ
に対応させている。すなわち、メモリブロック０にリフ
レッシュ制御フラグ０（１１７ａ）が対応している。The refresh control unit 109 internally has a plurality of FFs called refresh control flags 117, each of which is associated with a specific memory range of the DRAM 201. In this embodiment, 32, which is the same as the number of memory blocks, is used.
The individual refresh control flags 117 are prepared and correspond to each. That is, the refresh control flag 0 (117a) corresponds to the memory block 0.
【００８５】リフレッシュ制御フラグ１１７は、ＣＰＵ
１からのＩ／Ｏアクセスにより、任意のタイミングでア
クティブ／インアクティブに設定できる。図１に示した
リフレッシュＩ／Ｏアドレスデコーダ１１０が、ＣＰＵ
１から出力されたＩ／Ｏ ＡＤＲ１３５，Ｉ／Ｏ ＲＥ
Ｑ１３６，Ｉ／Ｏ Ｒ／Ｗ１３７を基に、５ビットのリ
フレッシュ制御ＦＦ選択信号１２５と、データの確定す
るタイミング信号であるリフレッシュ制御データストロ
ーブ信号１２６とを出力する。The refresh control flag 117 indicates the CPU
The I / O access from 1 enables the active / inactive setting at any timing. The refresh I / O address decoder 110 shown in FIG.
1 output from I / O ADR135, I / O RE
Based on Q136, I / OR / W137, a 5-bit refresh control FF selection signal 125 and a refresh control data strobe signal 126 which is a timing signal for determining data are output.
【００８６】リフレッシュ制御回路１０９は、図１０に
示すように、このリフレッシュ制御ＦＦ選択信号１２５
をデマルチプレクサ１１６の選択入力Ｄｉｎに、リフレ
ッシュ制御データストローブ信号１２６をデマルチプレ
クサ１１６のゲート入力に与えて、３２個のリフレッシ
ュ制御フラグ１１７の内の１つに対するトリガ信号を生
成する。各リフレッシュ制御フラグ１１７の入力には、
共通に、Ｉ／Ｏ ＤＡＴＡ１３８の最下位ビットが入力
され、トリガ信号が与えられたリフレッシュ制御フラグ
１１７に、ＣＰＵ１が出力したデータの最下位ビットの
値が設定される。The refresh control circuit 109, as shown in FIG. 10, receives the refresh control FF selection signal 125.
To the select input Din of the demultiplexer 116 and the refresh control data strobe signal 126 to the gate input of the demultiplexer 116 to generate a trigger signal for one of the 32 refresh control flags 117. To input each refresh control flag 117,
Commonly, the least significant bit of I / O DATA 138 is input, and the value of the least significant bit of the data output by the CPU 1 is set in the refresh control flag 117 to which the trigger signal is applied.
【００８７】リフレッシュ制御フラグ１１７の内容は、
データセレクタ１１８によって１つが選択され、リフレ
ッシュ要／不要信号１２７に出力される。選択信号とし
て、リフレッシュアドレスカウンタ１０３が出力する１
０ビットのアドレス１２８の上位５ビットを入力する。
ＤＲＡＭ２０１のメモリマップの説明の項で述べたよう
に、リフレッシュアドレス１２８はＭＥＭ ＡＤＲ１３
０の上位１０ビットに対応しているので、選択信号とし
て入力されるリフレッシュアドレス１２８のビットは、
ＭＥＭ ＡＤＲ１３０の上位５ビットに対応し、結果と
してメモリブロックごとにリフレッシュ要／不要が設定
できることになる。The contents of the refresh control flag 117 are as follows:
One is selected by the data selector 118 and output to the refresh necessary / unnecessary signal 127. 1 output from the refresh address counter 103 as a selection signal
Input the upper 5 bits of the 0-bit address 128.
As described in the description of the memory map of the DRAM 201, the refresh address 128 is MEM ADR13.
Since it corresponds to the upper 10 bits of 0, the bit of the refresh address 128 input as the selection signal is
It corresponds to the upper 5 bits of the MEM ADR 130, and as a result, the necessity / non-necessity of refresh can be set for each memory block.
【００８８】以上説明した本実施例の省電力制御を実現
する情報処理装置のハードウェアを制御するソフトウェ
アについて、以下に詳しく説明する。The software for controlling the hardware of the information processing apparatus for realizing the power saving control of this embodiment described above will be described in detail below.
【００８９】上述したように、ＯＳ２２には、プログラ
ム管理ブロック２３，メモリ管理ブロック２４，入出力
管理ブロック２５の３つの機能ブロックがある。この中
で、プログラムやデータへのメモリ割り当てを管理する
メモリ管理ブロック２４と、その物理制御を行うメモリ
ドライバ３０とが、メモリに関する省電力処理を行って
いる。As described above, the OS 22 has the three functional blocks of the program management block 23, the memory management block 24, and the input / output management block 25. Among them, the memory management block 24 that manages memory allocation to programs and data and the memory driver 30 that physically controls the memory management block 24 perform power saving processing related to memory.
【００９０】メモリドライバ３０は、ＤＲＡＭ２０１全
体の使用状況を、メモリデバイス管理テーブルにより管
理している。The memory driver 30 manages the usage status of the entire DRAM 201 with a memory device management table.
【００９１】メモリデバイス管理テーブル１２０１の構
造を図１１に示す。The structure of the memory device management table 1201 is shown in FIG.
【００９２】図１１に示したように、管理しているメモ
リデバイス数１２０５と、各メモリデバイスごとに、開
始アドレス１２０２，終了アドレス１２０３，メモリ使
用状況フラグ１２０４とを保持している。フラグ１２０
４には、メモリ上に記憶保持が必要なデータがある場合
に「使用中」を設定し、そうでない場合に「未使用」を
設定する。As shown in FIG. 11, the number of managed memory devices 1205 and a start address 1202, an end address 1203, and a memory use status flag 1204 are held for each memory device. Flag 120
In No. 4, "in use" is set when there is data that needs to be stored and stored in the memory, and "unused" is set otherwise.
【００９３】メモリ管理ブロック２４は、メモリブロッ
クの使用状況を、メモリブロック管理テーブルにより管
理している。The memory management block 24 manages the usage status of the memory blocks by using a memory block management table.
【００９４】メモリブロック管理テーブルの構造を図１
２に示す。FIG. 1 shows the structure of the memory block management table.
2 shows.
【００９５】メモリ上に配置されるプログラムやデータ
は、それぞれが相異なる識別番号を持っている。メモリ
ブロック管理テーブル１００１は、管理しているブロッ
クの総数１００４，各ブロックごとに使用しているプロ
グラム／データ識別番号１００２，ブロックの属するメ
モリデバイスの識別番号１００３を保持している。プロ
グラム／データ識別番号１００２は、「０」から「２５
４」の値を取り、「２５５」は未使用のメモリブロック
を示す。全てのメモリブロックが未使用であるときに
は、全てのプログラム／データ識別番号１００２に「２
５５」が記入されている。メモリデバイス識別番号１０
０３の示す内容は、メモリブロックが属するＤＲＡＭ２
０１のメモリデバイス管理テーブル１２０１を参照する
ためのインデックスである。The programs and data arranged on the memory have different identification numbers. The memory block management table 1001 holds a total number of managed blocks 1004, a program / data identification number 1002 used for each block, and an identification number 1003 of a memory device to which the block belongs. The program / data identification number 1002 ranges from "0" to "25".
The value of "4" is taken, and "255" shows an unused memory block. When all memory blocks are unused, all programs / data identification numbers 1002 are set to "2.
55 ”is entered. Memory device identification number 10
The content indicated by 03 is the DRAM 2 to which the memory block belongs.
This is an index for referencing the memory device management table 1201 of 01.
【００９６】メモリ管理ブロック２４は、ＡＰ２１がメ
モリを使用するための機能をサブルーチンコールの形で
提供している。プログラムやデータをメモリ上に配置す
る場合、ＡＰ２１は、必要な容量をパラメータとして、
メモリを獲得するためのサブルーチンコールを発行す
る。メモリ管理ブロック２４は、メモリブロック管理テ
ーブル１００１を検索して、パラメータで与えられた容
量の空き領域が確保できるか否かを調べ、確保できた場
合には、識別番号１００２の値をＡＰ２１に返す。この
メモリ獲得処理１１００の流れを図１３に示す。The memory management block 24 provides a function for the AP 21 to use the memory in the form of a subroutine call. When arranging the program and data in the memory, the AP 21 sets the required capacity as a parameter.
Issue a subroutine call to get memory. The memory management block 24 searches the memory block management table 1001 to check whether a free area of the capacity given by the parameter can be secured, and if so, returns the value of the identification number 1002 to the AP 21. .. The flow of this memory acquisition processing 1100 is shown in FIG.
【００９７】まず、ステップ１１０１で、メモリブロッ
ク管理テーブル１００１を参照して、空きのブロックが
あるか否かを調べ、空きがない場合には、ステップ１１
１１で、メモリが確保できなかったことをＡＰ２１に通
知して処理を終了する。未使用ブロックがあれば、ステ
ップ１１０２で、何ブロック連続して未使用かを求め、
ステップ１１０３で、パラメータで要求された容量と比
較して、要求容量が確保できるか否かを判定し、確保で
きない場合には、ステップ１１０１に戻って、次の空き
ブロックを検索する。確保できる場合には、ステップ１
１０４で、いま求めたメモリブロックに対応するメモリ
デバイス管理テーブル１２０１の内容を取得して、ステ
ップ１１０５で、ステップ１１０２で求めた全てのメモ
リブロックが属するＤＲＡＭ２０１のメモリ使用状況フ
ラグ１２０４が「使用中」に設定されているか否かを判
定し、「使用中」であれば、ステップ１１０８に移行す
る。「使用中」に設定されていなければ、メモリドライ
バ３０に次の２つの処理を行わせる。まず、ステップ１
１０６で、ステップ１１０２で求めたメモリブロックが
属するＤＲＡＭ２０１のデバイス制御ＦＦ１５１をアク
ティブに設定し、ステップ１１０７で、そのＤＲＡＭ２
０１のメモリデバイス管理テーブル１２０１のメモリ使
用状況フラグ１２０４を「使用中」に設定する。そし
て、ステップ１１０８で、ステップ１１０２で求めたメ
モリブロックに対するリフレッシュを開始し、ステップ
１１０９で、メモリブロック管理テーブル１００１に、
いま確保した領域に対するプログラム／データ識別番号
１００３を登録する。そして、ステップ１１１０で、Ａ
Ｐ２１に対して確保した領域に対するプログラム／デー
タ識別番号１００３の値を通知してメモリ獲得処理１１
００を終了する。First, in step 1101, it is checked with reference to the memory block management table 1001 whether there is a free block. If there is no free block, step 11
In 11, the AP 21 is notified that the memory could not be secured, and the process ends. If there is an unused block, in step 1102, how many blocks are continuously unused are obtained,
In step 1103, it is determined whether or not the requested capacity can be ensured by comparing with the capacity requested by the parameter. If the requested capacity cannot be ensured, the process returns to step 1101 to search for the next free block. If so, step 1
In 104, the contents of the memory device management table 1201 corresponding to the memory block just obtained are acquired, and in step 1105, the memory usage status flag 1204 of the DRAM 201 to which all the memory blocks obtained in step 1102 belong is set to “in use”. It is determined whether or not it is set to, and if it is “in use”, the process proceeds to step 1108. If it is not set to "in use", the memory driver 30 is made to perform the following two processes. First, step 1
In step 106, the device control FF 151 of the DRAM 201 to which the memory block obtained in step 1102 belongs is set active, and in step 1107, the DRAM 2 is set.
The memory use status flag 1204 of the memory device management table 1201 of 01 is set to “in use”. Then, in step 1108, refresh of the memory block obtained in step 1102 is started, and in step 1109, the memory block management table 1001
The program / data identification number 1003 for the area just secured is registered. Then, in step 1110, A
Memory acquisition processing 11 by notifying P21 of the value of the program / data identification number 1003 for the secured area
Ends 00.
【００９８】ステップ１１０８のリフレッシュ開始処理
の流れを図１４に示す。FIG. 14 shows the flow of the refresh start processing in step 1108.
【００９９】リフレッシュ開始処理１１０８では、ま
ず、ステップ１３０１で、指定メモリブロックに対応す
るリフレッシュ制御フラグ１１７の書き込みＩ／Ｏアド
レスを求め、ステップ１３０２で、求めたＩ／Ｏアドレ
スに「１」を出力する。この出力値はリフレッシュ制御
フラグ１１７に入力されており、Ｉ／Ｏアドレスで選択
されたリフレッシュ制御フラグ１１７に「１」がセット
される。本実施例のＲＡＭ制御回路１００では、リフレ
ッシュ要／不要信号は「１」のときをアクティブ、
「０」のときをインアクティブと規定している。従っ
て、ステップ１３０２で「１」がセットされたリフレッ
シュ制御フラグ１０７に対応するメモリブロックのリフ
レッシュが開始される。以上の処理で、リフレッシュ開
始処理１１０８を終了する。In the refresh start processing 1108, first, in step 1301, the write I / O address of the refresh control flag 117 corresponding to the designated memory block is obtained, and in step 1302, "1" is output to the obtained I / O address. To do. This output value is input to the refresh control flag 117, and "1" is set to the refresh control flag 117 selected by the I / O address. In the RAM control circuit 100 of the present embodiment, the refresh required / unnecessary signal is active when it is "1",
When it is “0”, it is defined as inactive. Therefore, the refresh of the memory block corresponding to the refresh control flag 107 for which "1" is set in step 1302 is started. With the above processing, the refresh start processing 1108 is completed.
【０１００】プログラムが終了したり、データが不要に
なると、ＡＰ２１やＯＳ２２は、メモリ管理ブロック２
４に対して、プログラム／データ識別番号１００３の値
をパラメータとして、それらが使用しているメモリの解
放を要求するサブルーチンコールを発行する。このメモ
リ解放処理１４００の流れを図１５に示す。When the program is completed or the data is no longer needed, the AP 21 and the OS 22 operate in the memory management block 2
4, the program / data identification number 1003 is used as a parameter to issue a subroutine call requesting the release of the memory used by them. The flow of this memory release processing 1400 is shown in FIG.
【０１０１】まず、ステップ１４０１で、パラメータで
渡された値と一致するプログラム／データ識別番号１０
０３を持つメモリブロック管理テーブル１００１を検索
し、見つかったテーブルのプログラム／データ識別番号
１００３に未使用ブロックの識別番号である２５５をセ
ットすると共に、ステップ１４０２で、そのテーブルに
対応するメモリブロックのリフレッシュを停止する。そ
の後、ステップ１４０３で、メモリドライバ３０にメモ
リデバイスの使用状況に基づいて、メモリデバイス管理
テーブル１２０１の内容を更新させる。First, in step 1401, the program / data identification number 10 that matches the value passed in the parameter is entered.
The memory block management table 1001 having the number 03 is searched, and the program / data identification number 1003 of the found table is set to 255, which is the identification number of the unused block, and in step 1402, the memory block corresponding to the table is refreshed. To stop. Then, in step 1403, the memory driver 30 is caused to update the contents of the memory device management table 1201 based on the usage status of the memory device.
【０１０２】ステップ１４０２のリフレッシュ停止処理
の流れを図１６に示す。The flow of the refresh stop processing in step 1402 is shown in FIG.
【０１０３】リフレッシュ停止処理１４０２では、ま
ず、ステップ１５０１で、指定メモリブロックに対応す
るリフレッシュ制御フラグ１１７の書き込みＩ／Ｏアド
レスを求め、ステップ１５０２で、求めたＩ／Ｏアドレ
スに「０」を出力する。これにより、Ｉ／Ｏアドレスで
定まるリフレッシュ制御フラグ１０７に「０」がセット
され、対応するメモリブロックのリフレッシュが停止す
る。以上の処理で、リフレッシュ停止処理１４０２を終
了する。In the refresh stop processing 1402, first, in step 1501, the write I / O address of the refresh control flag 117 corresponding to the designated memory block is obtained, and in step 1502, "0" is output to the obtained I / O address. To do. As a result, the refresh control flag 107 determined by the I / O address is set to "0", and the refresh of the corresponding memory block is stopped. With the above processing, the refresh stop processing 1402 ends.
【０１０４】図１５のステップ１４０３のメモリデバイ
ス管理テーブル１２０１の更新処理を図１７に示す。FIG. 17 shows the update processing of the memory device management table 1201 in step 1403 of FIG.
【０１０５】まず、ステップ１６０１で、テーブル参照
用インデックス変数ｉを初期化し、ステップ１６０２
で、ｉ番目のメモリデバイス管理テーブル１２０１のメ
モリ使用状況フラグ１２０４が「使用中」に設定されて
いるか否かを調べ、「使用中」でなければ、ステップ１
６０６に移行する。メモリ使用状況フラグ１２０４が
「使用中」に設定されていれば、次の処理を行う。ま
ず、ステップ１６０３で、メモリブロック管理テーブル
１００１のメモリデバイス識別番号１００３の値がｉで
あるテーブルを全て参照して、そのテーブルのプログラ
ム／データ識別番号１００２の値が２５５、すなわち、
未使用ブロックであるか否かを調べる。プログラム／デ
ータ識別１００２が２５５以外のブロックが存在する場
合には、ステップ１６０６に移行する。メモリデバイス
識別番号１００３の値がｉである全てのメモリブロック
管理テーブル１００１のプログラム／データ識別番号１
００２の値が２５５、すなわち、未使用ブロックであれ
ば、次の処理を行う。まず、ステップ１６０４で、メモ
リデバイス管理テーブル１２０１のメモリ使用状況フラ
グ１２０４を「未使用」に設定し、ステップ１６０５
で、メモリデバイス識別番号１００３に対応するメモリ
のデバイス制御ＦＦ１５１をインアクティブに設定す
る。その後、ステップ１６０６で、メモリデバイス管理
テーブル１２０１を全て検索したか否かを判定し、全て
検索済みであれば、メモリデバイス管理テーブル更新処
理１４０３を終了する。検索済みでなければ、ステップ
１６０７で、ｉを１加算してステップ１６０２に戻る。First, in step 1601, the table reference index variable i is initialized, and in step 1602
Then, it is checked whether or not the memory use status flag 1204 of the i-th memory device management table 1201 is set to "in use", and if it is not "in use", step 1
Move to 606. If the memory usage status flag 1204 is set to "in use", the following processing is performed. First, at step 1603, all the tables of the memory block management table 1001 whose memory device identification number 1003 has a value of i are referred to, and the value of the program / data identification number 1002 of the table is 255
Check whether it is an unused block. If there is a block other than the program / data identification 1002 of 255, the process proceeds to step 1606. Program / data identification number 1 of all memory block management tables 1001 in which the value of the memory device identification number 1003 is i
If the value of 002 is 255, that is, if it is an unused block, the following processing is performed. First, in step 1604, the memory usage status flag 1204 of the memory device management table 1201 is set to “unused”, and then step 1605.
Then, the device control FF 151 of the memory corresponding to the memory device identification number 1003 is set to inactive. After that, in step 1606, it is determined whether or not all the memory device management tables 1201 have been searched, and if all have been searched, the memory device management table update processing 1403 ends. If it has not been searched, i is incremented by 1 in step 1607 and the process returns to step 1602.
【０１０６】以上のようなソフトウェアによる制御を行
うことにより、ＯＳ２２がメモリの使用を管理している
領域のみに、メモリの記憶保持に必要な制御信号が供給
され、不要なメモリ領域の記録保持のために制御信号を
供給する無駄を防ぐことができる。By performing the control by the software as described above, the control signal necessary for storing and holding the memory is supplied only to the area where the OS 22 manages the use of the memory, and the recording and holding of the unnecessary memory area is performed. Therefore, waste of supplying the control signal can be prevented.
【０１０７】なお、ＡＰ２１は、一旦メモリ上に配置し
たデータに何回もアクセスするような処理がある場合
は、最後のアクセスが終了した時点でメモリ解放処理を
行うように、プログラムされるようにするか、または、
プログラムのコンパイル時に、最後のアクセスが終了し
た時点でメモリ解放処理を行うような命令語に展開され
るようにする。Note that the AP 21 is programmed to perform the memory release process when the last access is completed when there is a process for accessing the data once placed in the memory many times. Or
When compiling the program, the instruction word is expanded so that the memory is released when the last access is completed.
【０１０８】また、本実施例では、確保されているメモ
リブロックの配置の操作は行っていない。しかし、メモ
リが不連続に使用されているときには、メモリブロック
の再配置を行って、メモリ空間上に分散している未使用
のメモリブロックを集めると、記憶素子単位での電源や
制御信号の停止が行いやすくなり、省電力効果をさらに
上げることができる。メモリ上のデータやプログラムの
再配置を行う処理はコンパクションと呼ばれ、計算機の
メモリ管理上の処理として公知であるが、このコンパク
ションを行える情報処理装置に、本実施例のハードウェ
ア，ソフトウェア処理を適用すると、より効果的な省電
力処理が行える。Further, in this embodiment, the operation of arranging the secured memory block is not performed. However, when the memory is used discontinuously, reallocating the memory blocks and collecting unused memory blocks dispersed in the memory space will stop the power supply and control signals in units of storage elements. The power saving effect can be further enhanced. The process of rearranging the data and programs on the memory is called compaction, and is known as the process of memory management of a computer. However, the information processing device capable of this compaction is provided with the hardware and software processes of this embodiment. When applied, more effective power saving processing can be performed.
【０１０９】また、ＣＰＵへのメモリの割り付けをソフ
トウェアで制御可能とする仮想記憶機構を有する情報処
理装置では、ＣＰＵに対するプログラム，データの配置
関係は変えずに、実際のデータの配置を自由に変更でき
るので、記憶素子上でのデータの配置が分散しないよう
に再配置する手段を設け、本実施例のハードウェア，ソ
フトウェア処理を適用すると、より効果的な省電力処理
が行える。Further, in an information processing apparatus having a virtual memory mechanism that allows the allocation of memory to the CPU to be controlled by software, the actual arrangement of data can be freely changed without changing the arrangement of programs and data to the CPU. Therefore, by providing a means for rearranging the data so that the data arrangement on the storage element is not dispersed and applying the hardware and software processing of the present embodiment, more effective power saving processing can be performed.
【０１１０】なお、本実施例においては、ＤＲＡＭ２０
１のリフレッシュ動作は外部からリフレッシュのための
アドレスを指定する方式を採っているが、リフレッシュ
アドレスをＤＲＡＭ２０１内部に保持した場合にも同様
に実施可能である。この場合には、リフレッシュを制御
するフラグをＤＲＡＭ２０１内部に設けて、ＤＲＡＭ２
０１内部でそのフラグに基づいてリフレッシュの要否を
判定して処理する方法、または、ＤＲＡＭ２０１の保持
しているリフレッシュアドレスのカウンタ値を参照し
て、リフレッシュ不要のアドレスならばリフレッシュを
行う必要のあるアドレスにカウンタの値を変更する方法
を採ればよい。In this embodiment, the DRAM 20
The refresh operation of No. 1 adopts a method of designating an address for refreshing from the outside, but it can be similarly carried out when the refresh address is held inside the DRAM 201. In this case, a flag for controlling refresh is provided inside the DRAM 201, and the DRAM 2
01, a method of determining whether or not refresh is necessary based on the flag and processing, or a counter value of a refresh address held in the DRAM 201 is referred to, and if the address does not require refresh, it is necessary to perform refresh. A method of changing the counter value to the address may be adopted.
【０１１１】また、ＤＲＡＭ２０１は、本実施例で使用
したデータワードが８ビット構成のもののほかに、４ビ
ットや１ビットといった構成のものがある。これらを複
数組み合わせてデータワードを構成した場合には、組み
合わせた素子をひとまとまりの素子と見なして、上述し
た電源，制御信号の供給の制御を行えばよい。このと
き、制御信号制御スイッチ２０２やリフレッシュ制御フ
ラグ１１７は、記憶素子ごとに用意して、ソフトウェア
的に１つの素子として管理してもよく、また、組み合わ
せた素子をひとまとまりとして、それごとに制御信号制
御スイッチ２０２やリフレッシュ制御フラグ１１７を用
意して管理してもよい。In addition to the 8-bit data word used in this embodiment, the DRAM 201 also has 4-bit or 1-bit data word. When a plurality of these are combined to form a data word, the combined elements may be regarded as a group of elements, and the above-described power supply and control signal supply control may be performed. At this time, the control signal control switch 202 and the refresh control flag 117 may be prepared for each storage element and managed as one element by software, or the combined elements may be collectively controlled. The signal control switch 202 and the refresh control flag 117 may be prepared and managed.
【０１１２】また、本実施例においては、プロクラムや
データを配置する主メモリを対象にメモリ管理を行って
いるが、情報処理装置で使用されるメモリ一般に対して
実施可能である。例えば、ＶＲＡＭ５については、複数
画面分のメモリが確保されていて、表示条件によって未
使用のメモリ領域が発生するような場合には、同様のメ
モリ制御手段とメモリ管理手段を持たせることにより、
実施可能である。ＲＯＭ２についても、例えば、ＯＳ２
２と物理デバイスドライバをＲＯＭ２に記憶させた場合
に、それぞれを別の記憶素子に記憶させ、物理デバイス
ドライバ用記憶素子に対して制御信号制御スイッチ２０
２を設け、ドライバ使用時にのみ通電するように制御す
れば、実施可能である。Further, in the present embodiment, the memory management is performed for the main memory in which the program and the data are arranged, but it can be applied to general memories used in the information processing apparatus. For example, with respect to the VRAM 5, when a memory for a plurality of screens is secured and an unused memory area is generated depending on display conditions, by providing the same memory control means and memory management means,
It is feasible. As for the ROM2, for example, OS2
2 and the physical device driver are stored in the ROM 2, they are stored in different storage elements, and the control signal control switch 20 is stored in the storage element for the physical device driver.
This can be implemented by providing 2 and controlling to energize only when the driver is used.
【０１１３】さらに、本実施例は、ＣＰＵ１とＲＡＭ３
のみから構成された、メモリを内蔵した演算処理装置と
いう実施形態をとることも可能である。Further, in this embodiment, the CPU 1 and the RAM 3 are
It is also possible to take an embodiment of an arithmetic processing unit having a built-in memory, which is configured by only the above.
【０１１４】上述したように、本実施例によれば、以下
に示すような効果がある。As described above, according to this embodiment, there are the following effects.
【０１１５】（１）ＯＳがメモリの使用を許可している
領域のみに、電源および制御信号が供給されるので、不
要なメモリ領域に電源および制御信号が供給される無駄
を防ぐことができる。(1) Since the power supply and the control signal are supplied only to the area where the OS permits the use of the memory, it is possible to prevent the unnecessary supply of the power supply and the control signal to the unnecessary memory area.
【０１１６】（２）記憶素子全体が使用されていない場
合には、記憶素子をシステムのバスや制御回路から切り
放してしまうので、従来のように素子を待機状態にする
場合に比べて格段に省電力効果が高い。(2) When the entire storage element is not used, the storage element is cut off from the system bus and control circuit, so that it is significantly saved compared to the conventional case where the storage element is placed in the standby state. High power effect.
【０１１７】（３）ＤＲＡＭのように、メモリの容量が
大きく記憶素子全体が未使用になることが少ない素子を
使用している場合でも、その中を小さなブロックに分
け、必要なブロックのみに、制御信号が供給されるの
で、省電力効果が高い。(3) Even when using an element such as a DRAM that has a large memory capacity and the entire storage element is rarely unused, it is divided into small blocks and only the necessary blocks are Since the control signal is supplied, the power saving effect is high.
【０１１８】また、副次的に次のような効果もある。In addition, as a side effect, there are the following effects.
【０１１９】（４）ＤＲＡＭの記憶保持が不要なメモリ
範囲に対するリフレッシュが省略されるので、無駄なリ
フレッシュ動作のためにＣＰＵが待機状態になることが
なくなり、ＣＰＵのスループットが向上する。(4) Since the refreshing of the memory range which does not need to hold the memory of the DRAM is omitted, the CPU does not stand by due to useless refresh operation, and the throughput of the CPU is improved.
【０１２０】なお、本実施例のハードウェアとしては、
従来使用されていた記憶素子や部品を用いればよく、素
子内部に新たな機構をもたせる必要がないため、容易に
実現できる。もちろん、素子内部に実現に必要な機構を
持たせることも可能である。また、ハードウェアの制御
も単純で、システムのスループットを著しく低下させる
恐れはない。The hardware of this embodiment is as follows.
It is only necessary to use a memory element or a component that has been conventionally used, and it is not necessary to provide a new mechanism inside the element, so that it can be easily realized. Of course, it is also possible to provide the device with a mechanism necessary for implementation. Moreover, the control of the hardware is simple, and there is no fear that the throughput of the system will be significantly reduced.
【０１２１】[0121]
【発明の効果】以上説明したように、本発明によれば、
記憶内容を保持する必要がある記憶素子についてのみ、
電源および制御信号を供給することにより、無駄な電力
消費を少なくすることができるという効果がある。As described above, according to the present invention,
Only for storage elements that need to retain stored content,
By supplying the power supply and the control signal, it is possible to reduce unnecessary power consumption.
【図面の簡単な説明】[Brief description of drawings]
【図１】本実施例におけるＲＡＭ制御回路の構成図。FIG. 1 is a configuration diagram of a RAM control circuit according to the present embodiment.
【図２】従来のダイナミックＲＡＭの基本構成図。FIG. 2 is a basic configuration diagram of a conventional dynamic RAM.
【図３】従来のダイナミックＲＡＭのメモリセルの構造
図。FIG. 3 is a structural diagram of a memory cell of a conventional dynamic RAM.
【図４】本実施例の情報処理装置のハードウェア構成
図。FIG. 4 is a hardware configuration diagram of the information processing apparatus according to the present embodiment.
【図５】本実施例の情報処理装置のソフトウェア構成
図。FIG. 5 is a software configuration diagram of the information processing apparatus according to the present embodiment.
【図６】本実施例におけるＤＲＡＭアレイの回路構成
図。FIG. 6 is a circuit configuration diagram of a DRAM array in the present embodiment.
【図７】本実施例におけるＤＲＡＭの内部構成およびア
ドレス線の割り付けを示す説明図。FIG. 7 is an explanatory diagram showing the internal structure of a DRAM and the allocation of address lines in this embodiment.
【図８】本実施例におけるメモリデバイス制御回路の回
路構成図。FIG. 8 is a circuit configuration diagram of a memory device control circuit according to the present embodiment.
【図９】本実施例におけるＤＲＡＭメモリマップと記憶
素子およびメモリブロックとの対応関係を示す説明図。FIG. 9 is an explanatory diagram showing a correspondence relationship between a DRAM memory map and storage elements and memory blocks in this embodiment.
【図１０】本実施例におけるリフレッシュ制御部の回路
構成図。FIG. 10 is a circuit configuration diagram of a refresh control unit in the present embodiment.
【図１１】本実施例におけるメモリデバイス管理テーブ
ルの構成図。FIG. 11 is a configuration diagram of a memory device management table according to the present embodiment.
【図１２】本実施例におけるメモリブロック管理テーブ
ルの構成図。FIG. 12 is a configuration diagram of a memory block management table according to the present embodiment.
【図１３】本実施例におけるメモリ獲得処理の流れを示
すフローチャート。FIG. 13 is a flowchart showing the flow of memory acquisition processing in this embodiment.
【図１４】本実施例におけるリフレッシュ開始処理の流
れを示すフローチャート。FIG. 14 is a flowchart showing the flow of a refresh start process in this embodiment.
【図１５】本実施例におけるメモリ解放処理の流れを示
すフローチャート。FIG. 15 is a flowchart showing the flow of memory release processing in this embodiment.
【図１６】本実施例におけるリフレッシュ停止処理の流
れを示すフローチャート。FIG. 16 is a flowchart showing the flow of refresh stop processing in this embodiment.
【図１７】本実施例におけるメモリデバイス管理テーブ
ル更新処理の流れを示すフローチャート。FIG. 17 is a flowchart showing the flow of a memory device management table update process in this embodiment.
１…演算処理装置（ＣＰＵ）、２…読み出し専用メモリ
（ＲＯＭ）、３…随時アクセスメモリ（ＲＡＭ）、４…
電源制御装置（ＰＣ）、５…表示メモリ（ＶＲＡＭ）、
６…液晶コントローラ（ＬＣＤＣ）、７…液晶表示装置
（ＬＣＤ）、８…キーボード（ＫＢ）、９…フロッピィ
ディスクコントローラ（ＦＤＣ）、１０…フロッピィデ
ィスクドライブ（ＦＤＤ）、１１…タイマ（ＴＩＭ）、
１２…メインバス（ＭＢ）、２１…アプリケーションプ
ログラム（ＡＰ）、２２…オペレーティングシステム
（ＯＳ）、２３…プログラム管理ブロック、２４…メモ
リ管理ブロック、３０…メモリドライバ、１００…ＲＡ
Ｍ制御回路、１０２…リフレッシュタイマ、１０３…リ
フレッシュアドレスカウンタ、１０４…タイミングコン
トローラ、１０５…アドレスマルチプレクサ、１０６…
コントロール信号ドライバ、１０７…データバッファ、
１０８…ＤＲＡＭアレイ、１０９…リフレッシュ制御
部、１１０…リフレッシュＩ／Ｏアドレスデコーダ、１
１６…デマルチプレクサ、１１７…リフレッシュ制御フ
ラグ、１１８…データセレクタ、１５０…デバイス制御
Ｉ／Ｏアドレスデコーダ、１５１…デバイス制御フリッ
プフロップ、２０１…ＤＲＡＭ、２０２…制御信号制御
スイッチ、１２０１…メモリデバイス管理テーブル、１
００１…メモリブロック管理テーブル。1 ... Arithmetic processing unit (CPU), 2 ... Read-only memory (ROM), 3 ... Access memory (RAM), 4 ...
Power control device (PC), 5 ... Display memory (VRAM),
6 ... Liquid crystal controller (LCDC), 7 ... Liquid crystal display (LCD), 8 ... Keyboard (KB), 9 ... Floppy disk controller (FDC), 10 ... Floppy disk drive (FDD), 11 ... Timer (TIM),
12 ... Main bus (MB), 21 ... Application program (AP), 22 ... Operating system (OS), 23 ... Program management block, 24 ... Memory management block, 30 ... Memory driver, 100 ... RA
M control circuit, 102 ... Refresh timer, 103 ... Refresh address counter, 104 ... Timing controller, 105 ... Address multiplexer, 106 ...
Control signal driver, 107 ... data buffer,
108 ... DRAM array, 109 ... Refresh controller, 110 ... Refresh I / O address decoder, 1
16 ... Demultiplexer, 117 ... Refresh control flag, 118 ... Data selector, 150 ... Device control I / O address decoder, 151 ... Device control flip-flop, 201 ... DRAM, 202 ... Control signal control switch, 1201 ... Memory device management table 1
001 ... Memory block management table.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大條 成人 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内 (72)発明者 山上 一 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内 (72)発明者 原 敦 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Ojo Adult 292 Yoshida-cho, Totsuka-ku, Yokohama-shi Hitachi Ltd. Microelectronics Device Development Laboratory (72) Inventor Hajime Yamagami 292 Yoshida-cho, Totsuka-ku, Yokohama Hitachi, Ltd. Microelectronics Device Development Laboratory (72) Inventor Atsushi Hara 292 Yoshidacho, Totsuka-ku, Yokohama City Hitachi Ltd. Microelectronics Device Development Laboratory
Claims (6)
において、 上記記憶素子ごとに、該記憶素子の記憶内容を保持する
必要があるか否かを判定する判定手段と、記憶内容を保
持する必要があると判定された場合に、該記憶素子に対
して電源および制御信号を供給し、記憶内容を保持する
必要がないと判定された場合に、該記憶素子に対して電
源および制御信号を供給しない制御手段とを備えたこと
を特徴とする情報処理装置。1. An information processing apparatus having one or more storage elements, wherein a determination unit determines whether or not the storage content of the storage element needs to be retained for each storage element, and retains the storage content. If it is determined that it is necessary to supply the storage element with a power supply and a control signal, and if it is determined that it is not necessary to retain the stored content, the power supply and the control signal are supplied to the storage element. An information processing apparatus comprising: a control unit that does not supply
において、 上記記憶素子は、該記憶素子の記憶内容を保持するよう
指示するための制御信号が供給された場合に、該記憶素
子の記憶内容を保持するよう制御する記憶内容保持手段
を備え、 上記記憶素子ごとに、該記憶素子の記憶内容を保持する
必要があるか否かを判定する判定手段と、記憶内容を保
持する必要があると判定された場合に、該記憶素子に対
して上記制御信号を供給し、記憶内容を保持する必要が
ないと判定された場合に、該記憶素子に対して上記制御
信号を供給しない制御手段とを備えたことを特徴とする
情報処理装置。2. An information processing apparatus having one or more storage elements, wherein the storage element is stored in the storage element when a control signal for instructing to retain the storage content of the storage element is supplied. A storage content holding unit that controls to hold the storage content is provided, and it is necessary to hold the storage content for each of the storage elements and a determination unit that determines whether or not the storage content of the storage element needs to be stored. Control means for supplying the control signal to the storage element when it is determined that there is no need to supply the control signal to the storage element when it is determined that it is not necessary to retain the stored content An information processing apparatus comprising:
いて、 上記判定手段は、現在実行中の処理が記憶素子の使用権
を獲得している間は、使用権の対象となる記憶素子の記
憶内容を保持する必要があると判定し、それ以外は、記
憶内容を保持する必要がないと判定することを特徴とす
る情報処理装置。3. The information processing apparatus according to claim 1 or 2, wherein the determination means determines whether the storage element to be used is subject to the right to use while the process currently being executed acquires the right to use the storage element. An information processing apparatus, characterized in that it is determined that the stored content needs to be retained, and that it is determined that the stored content need not be retained otherwise.
において、 上記記憶素子ごとに、該記憶素子に対して電源および制
御信号が供給される状態と供給されない状態とを切り替
える切り替え手段と、現在実行中の処理が記憶素子の使
用権を獲得した場合に、使用権の対象となる記憶素子に
対して電源および制御信号が供給される状態に切り替え
るよう、上記切り替え手段に指示する第１の指示手段
と、現在実行中の処理が記憶素子の使用権を放棄した場
合に、使用権の対象となる記憶素子に対して電源および
制御信号が供給されない状態に切り替えるよう、上記切
り替え手段に指示する第２の指示手段とを備えたことを
特徴とする情報処理装置。4. An information processing device having one or more storage elements, and switching means for switching, for each of the storage elements, a state in which a power supply and a control signal are supplied to the storage element, and a state in which a control signal is not supplied. When the process currently being executed acquires the right to use the storage element, the first switching means is instructed to switch to a state in which the power supply and the control signal are supplied to the storage element that is the target of the right to use. Instructing means and instructing the switching means to switch to a state in which the power supply and the control signal are not supplied to the storage element which is the target of the usage right when the currently executed process abandons the usage right of the storage element. An information processing apparatus comprising: a second instruction means.
において、 上記記憶素子は、該記憶素子を２つ以上のブロックに分
割し、各ブロックごとに、該ブロックの記憶内容を保持
するよう制御する記憶内容保持手段を備え、 上記ブロックごとに、該ブロックの記憶内容を保持する
か否かを示す記憶保持情報を記憶する記憶手段と、現在
実行中の処理が記憶素子の使用権を獲得した場合に、使
用権の対象となるブロックに対応する記憶保持情報に、
記憶内容を保持する旨を設定する第１の設定手段と、現
在実行中の処理が記憶素子の使用権を放棄した場合に、
使用権の対象となるブロックに対応する記憶保持情報
に、記憶内容を保持しない旨を設定する第２の設定手段
とを備え、 上記記憶内容保持手段は、上記記憶保持情報に記憶内容
を保持する旨が設定されているブロックの記憶内容を保
持するよう制御することを特徴とする情報処理装置。5. An information processing apparatus having one or more storage elements, wherein the storage elements are divided into two or more blocks, and each block holds a storage content of the block. A storage means for controlling storage content is provided, and storage means for storing storage retention information indicating whether or not to retain the storage content of the block is acquired for each block, and the currently executing process acquires the right to use the storage element. In this case, the memory retention information corresponding to the block subject to the usage right,
First setting means for setting that the stored contents are retained, and when the currently executed process abandons the right to use the storage element,
The storage holding information corresponding to the block to be the usage right is provided with second setting means for setting that storage content is not held, and the storage content holding means holds the storage content in the storage holding information. An information processing device, characterized in that it is controlled so as to retain the stored contents of a block for which an effect is set.
ごとに、該記憶素子が割り付けられているアドレス空間
を複数の領域に分割し、各領域ごとに、該領域が現在実
行中の処理により使用されているか否かを管理する管理
手段を備えた情報処理装置において、 現在実行中の処理により使用されている領域に対しての
み、電源および制御信号を供給する制御手段を備えたこ
とを特徴とする情報処理装置。6. An address space having one or more storage elements, wherein the address space to which the storage elements are allocated is divided into a plurality of areas, and each area is currently being executed. In an information processing apparatus having a management unit that manages whether or not the process is being used, a control unit that supplies a power supply and a control signal only to the area used by the process currently being executed is provided. An information processing device characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12445792A JPH05324140A (en) | 1992-05-18 | 1992-05-18 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12445792A JPH05324140A (en) | 1992-05-18 | 1992-05-18 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324140A true JPH05324140A (en) | 1993-12-07 |
Family
ID=14885997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12445792A Pending JPH05324140A (en) | 1992-05-18 | 1992-05-18 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324140A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001101067A (en) * | 1999-10-04 | 2001-04-13 | Nec Corp | Self-refresh controller and storage medium storing program |
| JP2011048550A (en) * | 2009-08-26 | 2011-03-10 | Nec Corp | Method and program for memory relocation control of computer, and computer system |
| WO2022097274A1 (en) * | 2020-11-06 | 2022-05-12 | 三菱電機株式会社 | Engineering tool and programmable logic controller |
-
1992
- 1992-05-18 JP JP12445792A patent/JPH05324140A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001101067A (en) * | 1999-10-04 | 2001-04-13 | Nec Corp | Self-refresh controller and storage medium storing program |
| JP2011048550A (en) * | 2009-08-26 | 2011-03-10 | Nec Corp | Method and program for memory relocation control of computer, and computer system |
| WO2022097274A1 (en) * | 2020-11-06 | 2022-05-12 | 三菱電機株式会社 | Engineering tool and programmable logic controller |
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