JPH05314798A - Ic memory test device - Google Patents

Ic memory test device

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JPH05314798A
JPH05314798A JP4115799A JP11579992A JPH05314798A JP H05314798 A JPH05314798 A JP H05314798A JP 4115799 A JP4115799 A JP 4115799A JP 11579992 A JP11579992 A JP 11579992A JP H05314798 A JPH05314798 A JP H05314798A
Authority
JP
Japan
Prior art keywords
memory
row
address
fail
test
Prior art date
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Pending
Application number
JP4115799A
Other languages
Japanese (ja)
Inventor
Fujio Onishi
富士夫 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP4115799A priority Critical patent/JPH05314798A/en
Publication of JPH05314798A publication Critical patent/JPH05314798A/en
Pending legal-status Critical Current

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

PURPOSE:To increase throughput by storing test results of plural bits output from a memory to be tested in a memory, counting numbers of failure by a row and column line fail counter, and processing them in parallel. CONSTITUTION:A memory 51 to be tested which outputs 4 bits and the like is accessed and tested via an address generator 3 and a reading control section 2, and normal/defective of test results is stored in a fail memory 1. And, numbers of failure are counted by a row line fail counter 4a and a column line fail counter 4b of a relief processing section 41. In the same way as the above concerning memories 52-5n to be tested, the counter 4a and 4b, etc., can count numbers of failure as one piece every memories 51-5n independently of numbers of output bits of each memory. Therefore, throughput can be increased by processing memories 51-5n in parallel.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は冗長予備線を持ったIC
メモリの試験装置における不良セル救済処理に関する。
BACKGROUND OF THE INVENTION The present invention relates to an IC having a redundant spare line.
The present invention relates to a defective cell repair process in a memory testing device.

【0002】[0002]

【従来の技術】一般に大容量メモリは、その歩留りを向
上させるために冗長予備線を備えており、不良セルがあ
った場合その冗長予備線と置き換えるといった救済処理
を行う。また、メモリは行列の配列構造になっており、
冗長予備線はその行及び列のそれぞれに設けられてい
る。しかしながら、メモリの大容量化に伴い、試験時間
は増大する一方であり、スループット向上の為にも上記
救済処理時間を含めた試験時間の短縮は必要不可欠であ
る。
2. Description of the Related Art Generally, a large-capacity memory is provided with a redundant spare line in order to improve its yield, and when a defective cell is found, it is replaced with the redundant spare line. Also, the memory has an array structure of matrix,
Redundant spare lines are provided in each of the rows and columns. However, as the capacity of the memory increases, the test time increases, and it is essential to shorten the test time including the above-mentioned repair processing time in order to improve the throughput.

【0003】現在、メモリの試験は図3で示す様に被試
験メモリの試験結果をフェイルメモリ1にリアルタイム
で格納し、試験終了後そのフェイルメモリ1から試験結
果を読み出して救済処理をCPUまたは、専用のハード
ウエアにより行う。よって、試験が終了し次の試験に進
むためには、フェイルメモリから被試験メモリの不良情
報を読み出し、行及び列ライン上の不良数をカウントす
るといった救済処理を全試験結果について行うことが必
要である。
At present, in the memory test, as shown in FIG. 3, the test result of the memory under test is stored in the fail memory 1 in real time, and after the test is finished, the test result is read from the fail memory 1 and the rescue process is performed by the CPU or It is done by dedicated hardware. Therefore, in order to complete the test and proceed to the next test, it is necessary to read the defect information of the memory under test from the fail memory and perform a relief process on all the test results, such as counting the number of defects on the row and column lines. Is.

【0004】従来は、特開昭62−204500に代表
される技術によって救済処理が行われており、以下その
説明を図4により行う。ここでは、4ビット出力の被試
験メモリをN個同時に試験した場合について述べる。図
5は、被試験メモリの試験結果を格納するためのフェイ
ルメモリ1と、試験後前記フェイルメモリ1に格納した
不良情報を各出力毎に読み出しながら、行及び列方向別
にライン上の不良数をカウントする行ラインフェイルカ
ウンタ7aと列ラインフェイルカウンタ7bをN組同時
に処理できるハードウエアにより構成される。従来技術
は、被試験メモリを各出力毎にフェイルメモリ1へ試験
時に並列に格納し、そのフェイルメモリ1を試験終了後
各出力毎に行及び列ラインフェイルカウンタ7a、7b
によりカウントし、不良数の多いラインから救済すると
いった処理を行う。また、通常、メモリの量産試験の場
合、スループット向上の為、多数個同時に被試験メモリ
を試験して行う。従って、救済処理においても、多数個
同時に行及び列のラインフェイルカウントを行うことが
スループット向上の為に重要となる。ここで、4ビット
出力の被試験メモリを16個同時に試験した場合、従来
技術ではこれらの試験結果のラインフェイルカウントを
一括して処理するためには、行及び列ラインフェイルカ
ウンタを64組並列に持つことが必要となり、被試験メ
モリの出力ビット数に対応する為には膨大なハード量が
必要になるといった問題点が生じ、実現が困難である。
Conventionally, a relief process has been performed by a technique represented by Japanese Patent Laid-Open No. 62-204500, which will be described below with reference to FIG. Here, a case will be described in which N tested memories of 4-bit output are simultaneously tested. FIG. 5 shows a fail memory 1 for storing a test result of a memory under test and a failure information stored in the fail memory 1 after the test and reading the number of failures on a line by row and column directions while reading out the failure information for each output. The row line fail counter 7a for counting and the column line fail counter 7b are constituted by hardware capable of simultaneously processing N sets. In the prior art, the memory under test is stored for each output in parallel in the fail memory 1 at the time of testing, and the fail memory 1 is row and column line fail counters 7a, 7b for each output after the test is completed.
The number of defective lines is counted, and the line having a large number of defects is relieved. In general, in the mass production test of a memory, a large number of memories under test are tested at the same time in order to improve throughput. Therefore, also in the relief processing, it is important to perform the line fail count of a large number of rows and columns at the same time in order to improve the throughput. Here, when 16 4-bit output memory under test are tested at the same time, in the prior art, in order to collectively process the line fail counts of these test results, 64 sets of row and column line fail counters are arranged in parallel. It is necessary to have it, and there is a problem that a huge amount of hardware is required to correspond to the number of output bits of the memory under test, which is difficult to realize.

【0005】[0005]

【発明が解決しようとする課題】本発明では、上記問題
点を解決し、多数個同時に試験された複数ビット出力を
持つ被試験メモリの試験終了後の救済処理を効率良く行
い、高スループット化を図ることを可能としたICメモ
リ試験装置を提供することを目的とする。
SUMMARY OF THE INVENTION In the present invention, the above problems are solved, and the relief processing after the end of the test of the memory under test having a plurality of bit outputs tested simultaneously at a large number is efficiently performed to increase the throughput. It is an object of the present invention to provide an IC memory test device capable of achieving this.

【0006】[0006]

【課題を解決するための手段】上記目的は、複数個同時
に試験された複数ビット出力を持つ被試験メモリの試験
結果をその被試験メモリの出力毎に格納するフェイル格
納手段と、そのフェイル格納手段に格納した被試験メモ
リの複数ビット毎の試験結果を順次読み出すための読み
出し制御手段と、その読み出した結果を複数出力別に1
組の行及び列ライン上の不良数をカウントするラインフ
ェイルカウント手段と、上記フェイル格納手段を読み出
す為の第1のアドレスと、上記フェイル格納手段から読
み出された被試験メモリの各出力の不良情報を識別する
為の第2のアドレスと、及び上記ラインフェイルカウン
ト手段によりいずれの出力の行及び列上の不良数をカウ
ントしているかを識別するための第3のアドレスを発生
するアドレス発生手段を設けることにより達成できる。
The above object is to provide a fail storing means for storing a test result of a memory under test having a plurality of bit outputs tested at the same time for each output of the memory under test, and the fail storing means. Read control means for sequentially reading the test results for each of a plurality of bits of the memory under test stored in the memory, and the read results for each of a plurality of outputs.
A line fail count means for counting the number of defects on a set of row and column lines, a first address for reading the fail storage means, and a failure of each output of the memory under test read from the fail storage means. Address generating means for generating a second address for identifying information and a third address for identifying which output row and column the number of defects is being counted by the line fail counting means. Can be achieved by providing.

【0007】[0007]

【作用】複数ビットの出力を持つ被試験メモリの各出力
毎分の行及び列のラインフェイルカウント手段を必要と
することなく、1組のラインフェイルカウント手段によ
り実現することができ、ハードウエアの小型化が図れ、
被試験メモリの出力ビット数にラインフェイルカウント
手段数が依存することはない。また被試験メモリをN個
同時に試験する場合においては上記手段をN個並列に持
つことで容易にN個分のラインフェイルカウントを並列
に実現でき、高スループット化が図れる。
The output of the memory under test having a plurality of bits of output can be realized by one set of line fail counting means without requiring line and row line fail counting means for each minute. Downsizing,
The number of line fail count means does not depend on the number of output bits of the memory under test. Further, when testing N memories under test at the same time, N line fail counts can be easily realized in parallel by having N means in parallel, and high throughput can be achieved.

【0008】[0008]

【実施例】以下、本発明の第1の実施例を図1、図2を
用いて説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIGS.

【0009】図1は、4出力を持つ被試験メモリ51か
ら5nのN個を同時試験した結果を格納するフェイルメ
モリ1と、試験後そのフェイルメモリ1から不良情報を
読み出すためのX,Y,Zの3次元のアドレスを発生可
能なアドレス発生器3と、上記フェイルメモリ1に格納
した不良情報の読み出しを制御する読み出し制御器2
と、その読み出した不良情報をアドレス発生器のアドレ
スにより行及び列ライン上の不良数をカウントする行ラ
インフェイルカウンタ4a及び列ラインフェイルカウン
タ4bより構成される。アドレス発生器3のZは被試験
メモリの各出力の識別用のアドレス、Yは列、Xは行を
識別するためのアドレスである。
FIG. 1 shows a fail memory 1 for storing the results of simultaneous testing of 5n memory cells 5 to 5n having four outputs, and X, Y, and X for reading defect information from the fail memory 1 after the test. An address generator 3 capable of generating a Z three-dimensional address, and a read controller 2 for controlling the read of the defect information stored in the fail memory 1.
The read defect information is composed of a row line fail counter 4a and a column line fail counter 4b which count the number of defects on the row and column lines by the address of the address generator. Z of the address generator 3 is an address for identifying each output of the memory under test, Y is a column, and X is an address for identifying a row.

【0010】図2は図1の被試験メモリ51を試験し、
行及び列のラインフェイルカウントをしたときの実際例
であり、以下その動作を説明する。まず、フェイルメモ
リ1からアドレス発生器3の(Y+X)アドレスにより
フェイルメモリ1から被試験メモリ51の出力1から4
までの試験結果を同時に読みだし、アドレス発生器2の
Zアドレスにより読み出し制御部2を経て出力1から4
のいずれかを選択して読みだす。この読み出した試験結
果を、行及び列ラインフェイルカウンタ4a、4bによ
り(Z+Y)及び(Z+X)のアドレスにカウント結果
を保持する。ここで、Zアドレスが0の時は、被試験メ
モリ51の出力1の試験結果の読み出しを行い、゛1゛
の時は出力2の結果の読み出しを行うといった様に出力
4までを切替え順次読み出すことになる。また、これら
読み出し情報を行うラインフェイルカウンタ4aでは、
(Z+Y)アドレスの与えられている行ラインアドレス
にカウントする。つまり、カウント結果を格納するアド
レスに各出力を識別するZアドレスが与えられているの
で、各出力の同一アドレスライン上の不良数を混同する
といった誤動作はない。列ラインフェイルカウンタ4b
も同様に、(Z+X)アドレスにより行及び列ライン上
の不良数をカウントする。従って、1組の行及び列のラ
インフェイルカウンタで4ビット出力を持つ被試験メモ
リの行及び列ライン上の不良数をカウントできる。
FIG. 2 shows the memory under test 51 of FIG.
This is an actual example when line fail count is performed for rows and columns, and its operation will be described below. First, from the fail memory 1 to the outputs 1 to 4 of the memory under test 51 from the fail memory 1 according to the (Y + X) address of the address generator 3.
The test results up to are read out at the same time, and the Z address of the address generator 2 causes the read control section 2 to output 1 to 4
Select one to read. The read test result is held in the addresses (Z + Y) and (Z + X) by the row and column line fail counters 4a and 4b. Here, when the Z address is 0, the test result of the output 1 of the memory under test 51 is read, and when it is "1", the result of the output 2 is read. It will be. Further, in the line fail counter 4a that performs these read information,
Count to the row line address given the (Z + Y) address. That is, since the Z address for identifying each output is given to the address for storing the count result, there is no malfunction such as confusing the number of defects on the same address line of each output. Row line fail counter 4b
Similarly, the number of defects on the row and column lines is counted by the (Z + X) address. Therefore, the number of defects on the row and column lines of the memory under test having a 4-bit output can be counted by one set of row and column line fail counters.

【0011】以上、述べた本実施例では、複数出力を持
つ被試験メモリのN個同時処理についても同様に図1の
示す様にN式の行及び列ラインフェイルカウンタを設け
ることで容易に実現することができる。
In the above-described embodiment, the N simultaneous processing of the memory under test having a plurality of outputs can be easily realized by providing the N-type row and column line fail counters as shown in FIG. can do.

【0012】本実施例では、出力ビット数が4ビットの
被試験メモリについて説明したが、これに限ったことで
はなく図1の読み出し制御部2及びアドレス発生器3は
各種ビット幅を持った被試験メモリに対応可能である。
更に、救済処理手段を行及び列のラインフェイルカウン
トにより記したがこれに限ったことではなく、1ライン
アドレス上の不良数が所定値以上になった場合、そのラ
インアドレスを記憶する手段を設けたり、又、フェイル
メモリ1から読み出した不良情報の位置だけを示すアド
レス情報に変換する手段を設けても良い。
In this embodiment, the memory under test having an output bit number of 4 bits has been described. However, the present invention is not limited to this, and the read control unit 2 and the address generator 3 in FIG. 1 have various bit widths. It can be used as a test memory.
Further, the relief processing means is described by the line fail count of the row and the column, but the invention is not limited to this, and when the number of defects on one line address exceeds a predetermined value, a means for storing the line address is provided. Alternatively, a means for converting into address information indicating only the position of the defect information read from the fail memory 1 may be provided.

【0013】[0013]

【発明の効果】本発明によれば、以上説明したように構
成されているので、以下に記載のような効果を得ること
ができる。
According to the present invention, since it is configured as described above, the following effects can be obtained.

【0014】(1)複数ビット出力を持つ被試験メモリ
を出力ビット別に格納された試験結果を1組の行及び列
ライン上の不良数をカウントする行及び列のラインフェ
イルカウンタにより実現でき、かつ前記被試験メモリを
N個同時試験した場合においてもN組の行及び列のライ
ンフェイルカウンタを設けることで容易に並列処理が実
現でき、高スループット化が図れる。
(1) A test result stored in a memory under test having a plurality of bit outputs for each output bit can be realized by a row and column line fail counter that counts the number of defects on a set of row and column lines, and Even when N memory under test is simultaneously tested, parallel processing can be easily realized by providing line fail counters for N sets of rows and columns, and high throughput can be achieved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention.

【図2】本発明の第1実施例の動作例を示す図である。FIG. 2 is a diagram showing an operation example of the first exemplary embodiment of the present invention.

【図3】本発明の補足説明図である。FIG. 3 is a supplementary explanatory diagram of the present invention.

【図4】従来技術の原理を示す図である。FIG. 4 is a diagram showing a principle of a conventional technique.

【符号の説明】[Explanation of symbols]

1…フェイルメモリ、2…読み出し制御部、3…アドレ
ス発生器行、4…救済処理部、42…救済処理部、4n
…救済処理部、4a…行ラインフェイルカウンタ、4b
…列ラインフェイルカウンタ、51…被試験メモリ、5
2…被試験メモリ、5n…被試験メモリ、6…アドレス
発生器、71…救済処理部、72…救済処理部。
1 ... Fail memory, 2 ... Read control unit, 3 ... Address generator row, 4 ... Relief processing unit, 42 ... Relief processing unit, 4n
... Relief processing unit, 4a ... Row line fail counter, 4b
... column line fail counter, 51 ... memory under test, 5
2 ... Memory under test, 5n ... Memory under test, 6 ... Address generator, 71 ... Relief processing section, 72 ... Relief processing section.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】冗長予備線を備えた複数ビット出力を持つ
被試験メモリの試験結果を出力ビット毎に格納する複数
のブロックから構成される不良情報格納手段と、該不良
情報格納手段に格納した被試験メモリの出力ビット毎の
試験結果を順次読み出すための読み出し制御手段と、該
読み出した結果を該出力ビット毎に行及び列ライン上の
不良数を計数する行及び列方向別の不良数計数手段と、
上記不良情報格納手段から不良情報を読み出す為のアド
レス、その読みだした不良情報を上記読み出し制御手段
により出力ビット毎に順次読み出すための出力ビット識
別アドレス、及び該読みだし制御手段を経て読み出され
た不良情報を上記不良計数手段により計数した結果を記
憶するアドレスを発生するアドレス発生手段を設けたこ
とを特徴とするICメモリ試験装置。
1. A defect information storage means composed of a plurality of blocks for storing test results of a memory under test having a redundant bit line and having a plurality of bit outputs for each output bit, and the defect information storage means. Read control means for sequentially reading the test result for each output bit of the memory under test, and counting the number of defects on the row and column lines of the read result for each output bit by row and column direction Means and
An address for reading the defect information from the defect information storage means, an output bit identification address for sequentially reading the read defect information for each output bit by the read control means, and read through the read control means. An IC memory test apparatus comprising: an address generating unit that generates an address for storing the result of counting the defect information by the defect counting unit.
JP4115799A 1992-05-08 1992-05-08 Ic memory test device Pending JPH05314798A (en)

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