JPH05314025A - Microcomputer - Google Patents
MicrocomputerInfo
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- JPH05314025A JPH05314025A JP4114509A JP11450992A JPH05314025A JP H05314025 A JPH05314025 A JP H05314025A JP 4114509 A JP4114509 A JP 4114509A JP 11450992 A JP11450992 A JP 11450992A JP H05314025 A JPH05314025 A JP H05314025A
- Authority
- JP
- Japan
- Prior art keywords
- backup mode
- register
- microcomputer
- block
- register data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はバックアップモード時の
電源消費電流の低減に有効なマイクロコンピュータに関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer which is effective in reducing the power consumption current in the backup mode.
【０００２】[0002]
【従来の技術】近年、機器のバッテリー寿命を長期化す
るために、マイクロコンピュータのバックアップモード
時にマイクロコンピュータの一部分の電源電圧をゼロボ
ルトに設定し、バックアップモード時の電源消費電流を
より低減させるという手法が主流となってきている。2. Description of the Related Art In recent years, in order to prolong the battery life of equipment, a method of setting the power supply voltage of a part of the microcomputer to zero volt in the backup mode of the microcomputer to further reduce the power consumption current in the backup mode. Is becoming mainstream.
【０００３】従来、この種のマイクロコンピュータは図
２に示すような構成が一般的であった。以下、その構成
について説明する。Conventionally, a microcomputer of this type generally has a structure as shown in FIG. The configuration will be described below.
【０００４】図２に示すように、マイクロコンピュータ
１はブロックａ４とブロックｂ５からなる。レジスタセ
ット２はブロックａ４に含まれ、ＲＡＭ３はブロックｂ
５に含まれる。また、ブロックａ４の電源はＶＤＤ１と
ＶＳＳ１、ブロックｂ５の電源はＶＤＤ２とＶＳＳ２で
あることから、ブロックａ４とブロックｂ５の電源は完
全に分離されている。As shown in FIG. 2, the microcomputer 1 comprises a block a4 and a block b5. The register set 2 is included in the block a4, and the RAM 3 is included in the block b.
Included in 5. Further, since the power supplies of the block a4 are VDD1 and VSS1, and the power supplies of the block b5 are VDD2 and VSS2, the power supplies of the blocks a4 and b5 are completely separated.
【０００５】上記構成において以下でその動作を説明す
る。マイクロコンピュータ１のバックアップモード時に
は、ＶＤＤ２とＶＳＳ２の電位はバックアップモード設
定前の電位に維持されるが、ＶＤＤ１とＶＳＳ１とは同
電位に設定される。これによりＲＡＭ３のデータは保持
される一方、ＶＤＤ１とＶＳＳ１で消費される電流がゼ
ロとなり、マイクロコンピュータ１全体としてのバック
アップモード時の電源消費電流を低減させることができ
る。The operation of the above configuration will be described below. In the backup mode of the microcomputer 1, the potentials of VDD2 and VSS2 are maintained at the potentials before the backup mode was set, but VDD1 and VSS1 are set to the same potential. As a result, while the data in the RAM 3 is retained, the current consumed by VDD1 and VSS1 becomes zero, and the power consumption current of the entire microcomputer 1 in the backup mode can be reduced.
【０００６】[0006]
【発明が解決しようとする課題】しかしながらこのよう
な従来のマイクロコンピュータ１では、バックアップモ
ード時にレジスタセット２の電源電圧もゼロボルトとな
ることから、バックアップモードからの復帰時のレジス
タセット２のデータが不定となり、バックアップモード
設定前後のマイクロコンピュータの動作の連続性が保障
できない。However, in such a conventional microcomputer 1, since the power supply voltage of the register set 2 is also zero volt in the backup mode, the data of the register set 2 at the time of returning from the backup mode is indefinite. Therefore, the continuity of the operation of the microcomputer before and after the backup mode is set cannot be guaranteed.
【０００７】本発明は、上記課題を解決するもので、マ
イクロコンピュータのバックアップモード時の電源消費
電流を低減させると同時にバックアップモード設定前後
でのマイクロコンピュータの動作の連続性を提供するこ
とを目的としている。An object of the present invention is to solve the above problems and to reduce the current consumption of the power supply in the backup mode of the microcomputer and at the same time provide continuity of the operation of the microcomputer before and after the backup mode is set. There is.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するためにブロックａにレジスタデータ転送回路を配
置し、またブロックｂのＲＡＭにはレジスタデータ待避
専用ＲＡＭを付加し、バックアップモード設定直前では
レジスタセットからレジスタデータ転送回路を介してレ
ジスタデータ待避専用ＲＡＭへのデータの転送を可能と
し、さらにバックアップモード設定直後ではレジスタデ
ータ待避専用ＲＡＭからレジスタデータ転送回路を介し
てレジスタセットへのデータの転送を可能とするもので
ある。According to the present invention, in order to achieve the above object, a register data transfer circuit is arranged in a block a, and a RAM for register data saving is added to a RAM in a block b to set a backup mode. Immediately before, data can be transferred from the register set to the register data saving dedicated RAM via the register data transfer circuit, and immediately after the backup mode is set, data is transferred from the register data saving dedicated RAM to the register set via the register data transfer circuit. It is possible to transfer.
【０００９】[0009]
【作用】本発明は上記した構成により、バックアップモ
ードからの復帰時においてもレジスタセットのデータを
保持することが可能となり、バックアップモード設定前
後のマイクロコンピュータの動作の連続性が保障できる
ものである。With the above-described structure, the present invention makes it possible to retain the data in the register set even when returning from the backup mode, and to ensure the continuity of the operation of the microcomputer before and after the backup mode is set.
【００１０】[0010]
【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG.
【００１１】図１に示すように、マイクロコンピュータ
１はブロックａ４とブロックｂ５からなり、レジスタセ
ット２とレジスタデータ転送回路６はブロックａに含ま
れ、レジスタデータ待避専用ＲＡＭ７を含むＲＡＭ３は
ブロックｂ５に含まれる。レジスタセット２とレジスタ
データ待避専用ＲＡＭ７はレジスタデータ転送回路６を
介して接続されており相互のデータ転送が可能である。
また、ブロックａ４の電源はＶＤＤ１とＶＳＳ１、ブロ
ックｂ５の電源はＶＤＤ２とＶＳＳ２であることから、
ブロックａ４とブロックｂ５の電源は完全に分離されて
いる。As shown in FIG. 1, the microcomputer 1 comprises a block a4 and a block b5, the register set 2 and the register data transfer circuit 6 are included in the block a, and the RAM 3 including the register data saving dedicated RAM 7 is included in the block b5. included. The register set 2 and the register data saving dedicated RAM 7 are connected via the register data transfer circuit 6 and can mutually transfer data.
Further, since the power supplies of the block a4 are VDD1 and VSS1, and the power supplies of the block b5 are VDD2 and VSS2,
The power sources of the block a4 and the block b5 are completely separated.
【００１２】上記構成において以下でその動作を説明す
る。マイクロコンピュータ１のバックアップモード時に
は、レジスタセット２のデータがレジスタデータ転送回
路６を介してレジスタデータ待避専用ＲＡＭ７へ転送さ
れた後、ＶＤＤ１とＶＳＳ１とを同電位に設定する。こ
のときＶＤＤ２とＶＳＳ２の電位はバックアップモード
設定前の電位に維持される。これによりレジスタデータ
待避専用ＲＡＭ７を含むＲＡＭ３のデータは保持される
一方、ＶＤＤ１とＶＳＳ１で消費される電流がゼロとな
る。さらに、バックアップモードからの復帰時には、Ｖ
ＤＤ１とＶＳＳ１とをバックアップモード設定前の電位
に設定し、その後レジスタデータ待避専用ＲＡＭ７のデ
ータをレジスタデータ転送回路６を介してレジスタセッ
ト２へ転送する。以上の動作により、バックアップモー
ドからの復帰時においてもレジスタセット２のデータを
保持することが可能となり、マイクロコンピュータ１全
体としてのバックアップモード時電源消費電流を低減さ
せると同時にバックアップモード設定前後のマイクロコ
ンピュータ１の動作の連続性を保障することができる。The operation of the above configuration will be described below. In the backup mode of the microcomputer 1, after the data of the register set 2 is transferred to the register data saving dedicated RAM 7 via the register data transfer circuit 6, VDD1 and VSS1 are set to the same potential. At this time, the potentials of VDD2 and VSS2 are maintained at the potentials before the backup mode was set. As a result, the data in the RAM 3 including the register data saving dedicated RAM 7 is held, while the current consumed by VDD1 and VSS1 becomes zero. Furthermore, when returning from the backup mode, V
DD1 and VSS1 are set to the potentials before the backup mode is set, and then the data in the register data saving dedicated RAM 7 is transferred to the register set 2 via the register data transfer circuit 6. With the above operation, the data in the register set 2 can be retained even when returning from the backup mode, and the power consumption current in the backup mode of the entire microcomputer 1 can be reduced and at the same time the microcomputer before and after the backup mode is set. It is possible to guarantee the continuity of the operation of 1.
【００１３】[0013]
【発明の効果】以上の実施例から明らかなように、本発
明によれば、レジスタセットとレジスタデータ待避専用
ＲＡＭとをレジスタデータ転送回路を介して接続し、バ
ックアップモード設定前後に相互のデータ転送を可能と
しているので、バックアップモード時電源消費電流を低
減させると同時にバックアップモード設定前後の動作の
連続性が保障することができるマイクロコンピュータを
提供できる。As is apparent from the above embodiments, according to the present invention, the register set and the register data saving dedicated RAM are connected through the register data transfer circuit to mutually transfer data before and after the backup mode is set. Therefore, it is possible to provide a microcomputer capable of reducing the power consumption current in the backup mode and ensuring the continuity of the operation before and after the backup mode is set.
【図１】本発明の一実施例のマイクロコンピュータのブ
ロック図FIG. 1 is a block diagram of a microcomputer according to an embodiment of the present invention.
【図２】従来のマイクロコンピュータのブロック図FIG. 2 is a block diagram of a conventional microcomputer.
１ マイクロコンピュータ ２ レジスタセット ３ ＲＡＭ ４ ブロックａ ５ ブロックｂ ６ レジスタデータ転送回路 ７ レジスタデータ待避専用ＲＡＭ 1 Microcomputer 2 Register set 3 RAM 4 Block a 5 Block b 6 Register data transfer circuit 7 Register data saving RAM
Claims (1)
とレジスタデータ待避専用ＲＡＭを有し、前記データ転
送回路を介して接続されているレジスタセットとレジス
タデータ待避専用ＲＡＭ間でバックアップモード設定前
後にデータ転送を行う手段を備えたマイクロコンピュー
タ。1. A register set, a register data transfer circuit, and a register data save-only RAM, wherein data transfer between a register set and a register data save-only RAM connected via the data transfer circuit before and after a backup mode is set. A microcomputer provided with a means for performing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114509A JPH05314025A (en) | 1992-05-07 | 1992-05-07 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114509A JPH05314025A (en) | 1992-05-07 | 1992-05-07 | Microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314025A true JPH05314025A (en) | 1993-11-26 |
Family
ID=14639543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114509A Pending JPH05314025A (en) | 1992-05-07 | 1992-05-07 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314025A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018156657A (en) * | 2018-03-29 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| US10229732B2 (en) | 2001-10-23 | 2019-03-12 | Renesas Electronics Corporation | Semiconductor device |
-
1992
- 1992-05-07 JP JP4114509A patent/JPH05314025A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10229732B2 (en) | 2001-10-23 | 2019-03-12 | Renesas Electronics Corporation | Semiconductor device |
| US10573376B2 (en) | 2001-10-23 | 2020-02-25 | Renesas Electronics Corporation | Lower-power semiconductor memory device |
| JP2018156657A (en) * | 2018-03-29 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
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