JPH05307065A - Dynamic type semiconductor memory - Google Patents
Dynamic type semiconductor memoryInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ダイナミック型半導体
メモリ、特に各メモリセルが情報を記憶するキャパシタ
を備え且つメモリセルのキャパシタ酸化膜のスクリーニ
ングができるダイナミック型半導体メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic semiconductor memory, and more particularly to a dynamic semiconductor memory in which each memory cell has a capacitor for storing information and a capacitor oxide film of the memory cell can be screened.
【0002】[0002]
【従来の技術】1/2Vccセルプレート方式を採用し
た最近の大容量ダイナミック型半導体メモリ(DRA
M)においては、配線層に比較してメモリセルキャパシ
タ絶縁膜の方がバーンイン試験時の初期故障の発生率の
収束性が遅いことが確認されている。2. Description of the Related Art Recent large-capacity dynamic semiconductor memory (DRA) adopting a 1/2 Vcc cell plate system.
In M), it has been confirmed that the memory cell capacitor insulating film has a slower convergence rate of the occurrence rate of the initial failure during the burn-in test than the wiring layer.
【0003】そこで、メモリセルキャパシタ絶縁膜に実
使用条件より高い電界、温度を与えることによってエー
ジングを加え、潜在的なメモリセルキャパシタ絶縁膜不
良要因を持つデバイスの該不良要因を顕在化してそのデ
バイスを出荷品から除去するというスクリーニングが行
われる(電子情報通信学会論文誌C−II Vol.J7
3−C−II No.5 pp.302−309 199
0年5月「−論文−DRAMメモリセル絶縁膜の高速ス
クリーニング法)。Therefore, aging is applied to the memory cell capacitor insulating film by applying an electric field and a temperature higher than the actual use conditions, and the defective factor of the device having the potential defective factor of the memory cell capacitor insulating film is revealed and the device is exposed. Is screened to remove the product from the shipment (The Institute of Electronics, Information and Communication Engineers, C-II Vol. J7
3-C-II No. 5 pp. 302-309 199
May 0 '-Paper-High-speed screening method for DRAM memory cell insulating film).
【0004】ところで、従来においてそのスクリーニン
グは下記のようにして行われていた。ある入力ピンに規
格以上の電位を与えると、電源電圧Vcc端子とプレー
ト電極との間に接続されているスクリーニング用pチャ
ンネルMOSトランジスタ(以下「p型トランジスタ」
という」。)がオンしてプレート電極が1/2Vccか
ら電源電圧Vccになり、キャパシタ絶縁膜に本来加わ
る電界の2倍の強度の電界をかけてのスクリーニングを
するのである。By the way, conventionally, the screening has been carried out as follows. When a potential higher than the standard is applied to an input pin, a screening p-channel MOS transistor (hereinafter referred to as "p-type transistor") connected between the power supply voltage Vcc terminal and the plate electrode.
". ) Is turned on and the plate electrode is changed from 1/2 Vcc to the power supply voltage Vcc, and screening is performed by applying an electric field having twice the strength of the electric field originally applied to the capacitor insulating film.
【0005】[0005]
【発明が解決しようとする課題】ところで、従来におい
ては、プレート電極にはより有効なスクリーニングがで
きないという問題があった。というのは、潜在的なメモ
リセルキャパシタ絶縁膜不良要因をより完璧に顕在化す
るには、プレート電極は、本来の電圧1/2Vccの2
倍よりも更に高い電圧を加える必要があるからである。
そこで、ペレットチェック時に外部電源を用いてプレー
ト電極に電源電圧Vccよりも高い電圧(以後「スーパ
ーVcc」という。)を与えることが考えられたが、こ
れは従来においては不可能であった。By the way, there has been a problem in the prior art that the plate electrode cannot be screened more effectively. The reason for this is that in order to more fully reveal potential memory cell capacitor insulating film failure factors, the plate electrode should be at the original voltage of 1/2 Vcc,
This is because it is necessary to apply a voltage higher than double the voltage.
Therefore, it was considered that a voltage higher than the power supply voltage Vcc (hereinafter referred to as "super Vcc") is applied to the plate electrode by using an external power supply during the pellet check, but this has not been possible in the past.
【0006】なぜならば、電源電圧Vcc端子とプレー
ト電極との間に接続されている上記スクリーニング用の
p型トランジスタは、スクリーニング時には、図2に示
すようにゲート電極と基板(p型トランジスタにとって
の基板のことであり、この場合n型ウェル)の電位が電
源電圧Vccレベルにあるので、スーパーVccを印加
されているプレート電極側(外部電源側)から電源電圧
Vcc端子に向けて貫通電流が流れ、デバイスがラッチ
アップによって破壊してしまう可能性があるからであ
る。This is because the p-type transistor for screening connected between the power supply voltage Vcc terminal and the plate electrode has a gate electrode and a substrate (substrate for the p-type transistor) as shown in FIG. In this case, since the potential of the n-type well) is at the power supply voltage Vcc level, a through current flows from the plate electrode side (external power supply side) to which the super Vcc is applied toward the power supply voltage Vcc terminal, This is because the device may be destroyed by latch-up.
【0007】本発明はこのような問題を解決すべく為さ
れたもので、第1にメモリセルキャパシタのプレート電
極に加える電圧を、第1乃至第4の電源電圧の間で4段
階に変化させることによってテスト、エージングを支障
なく行えるようにすることを目的とし、第2に、電源電
圧よりも絶対値が大きな電圧をプレート電極に支障なく
印加してエージングをより強くすることを可能にするこ
とを目的とし、第3に外部電源を用いないで強いエージ
ングをかけることができるようにすることを目的とす
る。The present invention has been made to solve such a problem. First, the voltage applied to the plate electrode of the memory cell capacitor is changed in four steps between the first to fourth power supply voltages. Secondly, to make it possible to perform testing and aging without hindrance, and secondly, to make it possible to apply a voltage whose absolute value is larger than the power supply voltage to the plate electrode without hindrance and to strengthen aging. Thirdly, the third object is to enable strong aging without using an external power source.
【0008】[0008]
【課題を解決するための手段】請求項1のダイナミック
型半導体メモリは、プレート電極のキャパシタに、第1
の電源電位と、該第1の電源電位よりも絶対値が大きい
キャパシタと、上記第1の電源電位と上記キャパシタの
中間の電位である第3の電源電位と、上記キャパシタよ
りも絶対値が大きい第4の電源電位の四種類の電源電位
をテスト時に与え得るようにしたことを特徴とする。According to another aspect of the present invention, there is provided a dynamic semiconductor memory including:
Power supply potential, a capacitor having an absolute value larger than the first power supply potential, a third power supply potential intermediate between the first power supply potential and the capacitor, and an absolute value larger than the capacitor. It is characterized in that four kinds of power source potentials of the fourth power source potential can be applied during the test.
【0009】請求項2のダイナミック型半導体メモリ
は、プレート電極に第1の電源電位を伝える第1のトラ
ンジスタと、プレート電極に第2の電源電位を伝える第
2のトランジスタと、プレート電極に第3の電源電位を
伝える第3のトランジスタと、第2のトランジスタとプ
レート電極との間に接続され、第1、第3のトランジス
タと逆導電型であって第4の電源電位をプレート電極に
与えたとき基板とゲート電極とが同電位となる第4のM
OSトランジスタを設けたことを特徴とする。請求項3
のダイナミック型半導体メモリは、第4の電源電位をつ
くる高電圧発生回路を有することを特徴とする。According to another aspect of the dynamic semiconductor memory of the present invention, the first transistor for transmitting the first power source potential to the plate electrode, the second transistor for transmitting the second power source potential to the plate electrode, and the third transistor for the plate electrode are provided. Connected between the second transistor and the plate electrode for transmitting the power supply potential of the second transistor and having a conductivity type opposite to those of the first and third transistors and applying the fourth power supply potential to the plate electrode. At this time, the fourth M in which the substrate and the gate electrode have the same potential
A feature is that an OS transistor is provided. Claim 3
The dynamic semiconductor memory is characterized by having a high voltage generating circuit for generating a fourth power supply potential.
【0010】[0010]
【作用】請求項1のダイナミック型半導体メモリによれ
ば、キャパシタのプレート電極に与える電位を第1乃至
第4の四種類の電源電位の間で変えることができるの
で、メモリセルキャパシタ絶縁膜に加える電界を通常使
用時の強さ、使用時の2倍程度の強さ及びそれ以上の強
さの間で変化させてエージングを行うことができる。ま
た、第1の電源電位、第2の電源電位をプレート電極に
与えることができるので、その状態でメモリを動作させ
ることにより不良セルの検出ができる。According to the dynamic semiconductor memory of the present invention, since the potential applied to the plate electrode of the capacitor can be changed among the four types of power source potentials of the first to fourth types, it is added to the memory cell capacitor insulating film. Aging can be performed by changing the electric field between the strength at the time of normal use, twice as high as that at the time of use, and higher. Further, since the first power supply potential and the second power supply potential can be applied to the plate electrode, defective cells can be detected by operating the memory in that state.
【0011】請求項2のダイナミック型半導体メモリに
よれば、プレート電極に第2の電源電位を伝える第2の
トランジスタと、プレート電極との間に、該プレート電
極に第4の電源電位を与えた時ゲート電極と基板が同電
位になる第4のトランジスタがあるので、該第4のトラ
ンジスタはプレート電極に第4の電源電位を与えたとき
オフ状態になって第2の電源電位の端子とプレート電極
との間を電気的にカットする。従って、第4の電源電位
をプレート電極に与えても第4の電源電位の端子と第2
の電源電位の端子との間に貫通電流が流れる虞れはな
い。従って、プレート電極に第2の電源電位よりも絶対
値の高い電源電位を与えて強いエージングをかけること
が支障なく行うことができ、より有効にスクリーニング
を行うことができる。According to another aspect of the dynamic semiconductor memory of the present invention, the fourth power supply potential is applied to the plate electrode between the second transistor for transmitting the second power supply potential to the plate electrode and the plate electrode. When there is a fourth transistor in which the gate electrode and the substrate have the same potential, the fourth transistor is turned off when a fourth power source potential is applied to the plate electrode and the second power source terminal and the plate are turned off. Electrically cut between the electrodes. Therefore, even if the fourth power supply potential is applied to the plate electrode,
There is no possibility that a through current will flow between the power supply terminal and the terminal. Therefore, it is possible to apply a power supply potential having an absolute value higher than that of the second power supply potential to the plate electrode for strong aging, and it is possible to perform more effective screening.
【0012】請求項3のダイナミック型半導体メモリに
よれば、ダイナミック型半導体メモリ自身が第4の電源
電位をつくる高電圧発生回路を内蔵しているので、スク
リーニングのときに第4の電源電位を発生する外部電源
は必要でなく、また高電圧印加パッドを設けなくて済
む。また、デバイスをパッケージングした後にもキャパ
シタのプレート電極に第4の電源電位を与えて強いエー
ジングによるスクリーニングができる。According to another aspect of the dynamic semiconductor memory of the present invention, since the dynamic semiconductor memory itself has a built-in high voltage generating circuit for producing the fourth power supply potential, the fourth power supply potential is generated at the time of screening. There is no need for an external power supply to operate and no high voltage application pad is required. Further, even after the device is packaged, the fourth power supply potential is applied to the plate electrode of the capacitor, and strong aging screening can be performed.
【0013】[0013]
【実施例】以下、本発明ダイナミック型半導体メモリを
図示実施例に従って詳細に説明する。図1は本発明ダイ
ナミック型半導体メモリの一つの実施例を示す回路図で
ある。尚、図中2点鎖線で示す部分は本実施例には存在
しておらず他の実施例において存在している。図面にお
いて、Cはメモリセルの情報記憶用キャパシタ、Qsは
メモリセルのスイッチングトランジスタである。そし
て、キャパシタCのプレート電極がノードAとなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The dynamic semiconductor memory of the present invention will be described in detail below with reference to the illustrated embodiments. FIG. 1 is a circuit diagram showing one embodiment of the dynamic semiconductor memory of the present invention. The portion indicated by the chain double-dashed line in the figure does not exist in this embodiment, but exists in other embodiments. In the drawing, C is an information storage capacitor of the memory cell, and Qs is a switching transistor of the memory cell. Then, the plate electrode of the capacitor C becomes the node A.
【0014】Q1はプレート電極と接地(第1の電源電
位Vssを持つ端子)との間に接続されたnチャンネル
型の第1のMOSトランジスタ(以下nチャンネル型の
MOSトランジスタを「n型トランジスタ」という)で
あり、ゲート電極に信号Yを受ける。Q2は第2の電源
電位Vccをプレート電極(ノードA)に伝えるpチャ
ンネル型の第2のトランジスタで、p型半導体基板内に
選択的に形成されたn型ウェル内に形成されている(図
2参照)。そして、該p型トランジスタQ2の基板(n
型ウェル)はVcc(第2の電源電位)端子と接続され
たソースに接続されており、ドレインは後述するp型ト
ランジスタ(Q4)と接続されている。また、ゲート電
極には信号Xをインバータによって反転した信号を受け
る。Q1 is a first n-channel type MOS transistor (hereinafter referred to as "n-type transistor" referred to as "n-type transistor") connected between a plate electrode and ground (a terminal having a first power supply potential Vss). And the signal Y is received by the gate electrode. Q2 is a p-channel type second transistor that transmits the second power supply potential Vcc to the plate electrode (node A), and is formed in the n-type well selectively formed in the p-type semiconductor substrate (FIG. 2). The substrate of the p-type transistor Q2 (n
The type well) is connected to the source connected to the Vcc (second power supply potential) terminal, and the drain is connected to the p-type transistor (Q4) described later. Further, the gate electrode receives a signal obtained by inverting the signal X by an inverter.
【0015】1はハーフVcc発生回路で、電源電圧V
ccの例えば2分の1の電圧を発生する。Q3は該ハー
フVcc発生回路1の出力端子とプレート電極との間に
接続されたn型トランジスタで、ゲート電極に信号Zを
受ける。従って、信号Zが「ハイ」レベル、即ち、Vc
cレベルになるとプレート電極にはVccの2分の1の
電圧、即ちハーフVcc(第3の電源電位)が印加され
る。つまり、メモリの通常時と同じ電圧を受ける。テス
トにはプレート電極に通常時におけると同じ電圧をかけ
てみることも必要なので、このようにハーフVcc発生
回路1が設けられているのである。Reference numeral 1 denotes a half Vcc generating circuit, which has a power supply voltage V
A voltage of, for example, one half of cc is generated. Q3 is an n-type transistor connected between the output terminal of the half Vcc generating circuit 1 and the plate electrode, and receives the signal Z at its gate electrode. Therefore, the signal Z is at the "high" level, that is, Vc
When the voltage reaches the c level, a voltage of ½ of Vcc, that is, half Vcc (third power supply potential) is applied to the plate electrode. In other words, it receives the same voltage as the normal time of the memory. Since it is necessary to apply the same voltage to the plate electrode as in the normal state for the test, the half Vcc generation circuit 1 is thus provided.
【0016】2はパッドで、電源電圧Vccよりも高い
電圧、即ちスーパーVccを外部からプレート電極にか
けられるようにするために設けられている。Q4はp型
トランジスタQ2とプレート電極との間に接続されたp
型の第4のトランジスタで、p型半導体基板内に選択的
に形成されたn型ウェル内に形成されている。そして、
該p型トランジスタQ4の基板(n型ウェル)はプレー
ト電極と接続されたソースと接続されており、ドレイン
はp型トランジスタQ2のドレインと接続されている。
このp型トランジスタQ2とQ4の接続点をノードCと
する。Reference numeral 2 denotes a pad, which is provided so that a voltage higher than the power supply voltage Vcc, that is, super Vcc can be applied to the plate electrode from the outside. Q4 is a p-type transistor connected between the p-type transistor Q2 and the plate electrode.
Type fourth transistor, which is formed in an n-type well selectively formed in a p-type semiconductor substrate. And
The substrate (n-type well) of the p-type transistor Q4 is connected to the source connected to the plate electrode, and the drain is connected to the drain of the p-type transistor Q2.
A connection point between the p-type transistors Q2 and Q4 is referred to as a node C.
【0017】Q5はp型トランジスタQ4のゲート電極
とソースとの間に接続されたp型トランジスタで、その
ゲート電極には信号Xを受ける。Q6はp型トランジス
タQ4のゲート電極と接地(第1の電源電位Vss)と
の間に接続されてn型トランジスタで、そのゲート電極
には信号Xを受ける。尚、このゲート電極をノードBと
する。Q5 is a p-type transistor connected between the gate electrode and source of the p-type transistor Q4, and its gate electrode receives the signal X. Q6 is an n-type transistor connected between the gate electrode of the p-type transistor Q4 and the ground (first power supply potential Vss), and the gate electrode thereof receives the signal X. In addition, this gate electrode is referred to as a node B.
【0018】次に、本回路の動作を説明する。下記の表
1は、プレート電極に第1の電源電位であるVssを与
えるモードをモード1、第3の電源電位であるハーフV
cc、即ち1/2Vccを与えるモードをモード2、第
2の電源電位である電源電圧Vccを与えるモードをモ
ード3、第4の電源電位であるスーパーVccを与える
モードをモード4とした場合の各モードにおけるテスト
制御信号X、Y、Z及びパッドの状態と各ノードA、
B、Cの状態を示す。Next, the operation of this circuit will be described. Table 1 below shows a mode in which the first power supply potential Vss is applied to the plate electrode as mode 1 and a third power supply potential as half V
cc, that is, a mode in which 1/2 Vcc is applied is mode 2, a mode in which a power supply voltage Vcc that is the second power supply potential is mode 3 and a mode in which super Vcc that is the fourth power supply potential is mode 4 are State of test control signals X, Y, Z and pads in each mode and each node A,
The states of B and C are shown.
【0019】[0019]
【表1】 [Table 1]
【0020】モード1のときは、テスト用制御信号X、
Zを「ロウ」レベル、即ちVssレベルにし、信号Yを
「ハイ」レベル、即ちVccレベルにする。勿論、パッ
ド2には外部から電源電圧を与えない(パッド2に電源
電圧を加えるのはモード4の時のみである。)従って、
信号Xをゲート電極に受けるトランジスタQ5、Q6は
共にオフし、ノードBはフローティングになる。従っ
て、トランジスタQ4もオフする。また、信号Xの反転
信号、即ち「ハイ」の信号を受けるトランジスタQ2も
オフする。依って、ノードCもフローティングになる。In mode 1, the test control signal X,
Z is set to "low" level, that is, Vss level, and signal Y is set to "high" level, that is, Vcc level. Of course, the power supply voltage is not applied to the pad 2 from the outside (the power supply voltage is applied to the pad 2 only in the mode 4).
Both the transistors Q5 and Q6 receiving the signal X at their gate electrodes are turned off, and the node B becomes floating. Therefore, the transistor Q4 is also turned off. Further, the transistor Q2 receiving the inverted signal of the signal X, that is, the signal of "high" is also turned off. Therefore, the node C also becomes floating.
【0021】モード1のときオンするのは、第1のトラ
ンジスタQ1であり、このトランジスタQ1によってノ
ードAは接地(第1の電源電位Vss)される。次に、
モード2のときは、テスト用制御信号X、Yが第1の電
源電位であるVssになり、テスト用制御信号Zが第2
の電源電位であるVccになる。テスト用制御信号Zが
「ハイ」になるので、それをゲート電極に受けるn型ト
ランジスタQ3はオンし、ハーフVcc発生回路1で発
生したハーフVccがプレート電極に印加された状態に
なる。勿論、トランジスタQ1はオフする。The first transistor Q1 is turned on in the mode 1, and the node A is grounded (first power supply potential Vss) by the transistor Q1. next,
In the mode 2, the test control signals X and Y become the first power supply potential Vss and the test control signal Z becomes the second power supply potential.
Becomes Vcc which is the power supply potential of. Since the test control signal Z becomes "high", the n-type transistor Q3 receiving it at the gate electrode is turned on, and the half Vcc generated by the half Vcc generating circuit 1 is applied to the plate electrode. Of course, the transistor Q1 is turned off.
【0022】尚、p型トランジスタQ5はソースがゲー
ト電極よりも電位が高くなってオンし、その結果、ノー
ドBもノードAと同じ電位に、即ちハーフVccにな
る。しかしp型トランジスタQ4はその基板とゲート電
極とが共に同じハーフVccレベルであるのでオフ状態
であり、また、トランジスタQ6及びQ2もモード1の
ときと同じようのオフ状態である。従って、ノードCは
フローティングである。The source of the p-type transistor Q5 is turned on when the source has a higher potential than the gate electrode, and as a result, the node B also has the same potential as the node A, that is, half Vcc. However, the p-type transistor Q4 is in the off state because the substrate and the gate electrode are both at the same half Vcc level, and the transistors Q6 and Q2 are also in the off state as in the mode 1. Therefore, the node C is floating.
【0023】モード3のときはテスト用制御信号Xが電
源電圧Vccになり、Y、ZがVssになる。従って、
先ず、Vss、ハーフVccはトランジスタQ1、Q3
によってプレート電極と電気的に切離される。また、p
型トランジスタQ2はゲートがインバータから出力され
たVssレベルを受けるのでオンし、その結果、ノード
Cは第2の電源電位である電源電圧Vccレベルにな
る。また、トランジスタQ6はゲート電極に電源電圧V
ccを受けるのでオンし、p型トランジスタQ5はゲー
ト電極に電源電圧Vccを受けるので逆にオフする。そ
の結果、p型トランジスタQ4はオンし、ノードCの電
位、即ち第2の電源電位である電源電圧Vccレベルを
プレート電極に伝える。即ち、通常の使用時の2倍の電
圧をプレート電極に印加することができる。In the mode 3, the test control signal X becomes the power supply voltage Vcc, and Y and Z become Vss. Therefore,
First, Vss and half Vcc are the transistors Q1 and Q3.
Is electrically separated from the plate electrode. Also, p
The type transistor Q2 is turned on because its gate receives the Vss level output from the inverter, and as a result, the node C becomes the power supply voltage Vcc level which is the second power supply potential. In addition, the transistor Q6 has a power supply voltage V
Since it receives cc, it turns on, and p-type transistor Q5 turns off because it receives power supply voltage Vcc on its gate electrode. As a result, the p-type transistor Q4 is turned on, and the potential of the node C, that is, the level of the power supply voltage Vcc which is the second power supply potential is transmitted to the plate electrode. That is, it is possible to apply a voltage twice as high as that during normal use to the plate electrode.
【0024】モード4の時は、テスト用制御信号X、
Y、ZをすべてVssレベルにし、パッド2に外部から
電源電圧Vccより相当に高いスーパーVccを印加す
る。このとき、プレート電極、即ちノードAはトランジ
スタQ1、Q3によって第1の電源電位Vss、ハーフ
Vccから分離されることはモード3のときと同じであ
る。そして、ノードAがVccよりも高いスーパーVc
cレベルになったことによるトランジスタQ2、Q4、
Q5、Q6の動作は次のとおりである。In mode 4, the test control signal X,
All of Y and Z are set to the Vss level, and a super Vcc considerably higher than the power supply voltage Vcc is externally applied to the pad 2. At this time, the plate electrode, that is, the node A is separated from the first power supply potential Vss and the half Vcc by the transistors Q1 and Q3, as in the mode 3. Then, node A has a super Vc higher than Vcc.
Transistors Q2, Q4 due to the change to the c level,
The operations of Q5 and Q6 are as follows.
【0025】p型トランジスタQ5はゲート電極にVs
sを受け、ソースはスーパーVccを受けるのでオンす
る。そして、n型トランジスタQ6はゲート電極にVs
sを受けるのでオフする。従って、ノードBにはp型ト
ランジスタQ5を通してノードAの電位であるスーパー
Vccがそのまま伝わる。従って、ノードBはスーパー
Vccレベルになる。ところで、ゲート電極の電位がス
ーパーVccレベルにされたp型トランジスタQ4は基
板(n型ウェル)の電位もスーパーVccにされるの
で、即ち、ゲート電極と基板が同じ電位になるのでオフ
状態になる。従って、ノードA側からノードC側への電
流の侵入はp型トランジスタQ4によって阻まれ、ノー
ドCはフローティング状態になる。従って、p型トラン
ジスタQ2は、図2に示したようにドレインにVccよ
りも高いスーパーVccを受けてVcc側に貫通電流が
流れた状態になるということがなくなるのである。The p-type transistor Q5 has a gate electrode of Vs.
s and the source receives super Vcc, so it turns on. The gate electrode of the n-type transistor Q6 is Vs
Because it receives s, it turns off. Therefore, the potential of node A, super Vcc, is transmitted to node B as it is through p-type transistor Q5. Therefore, the node B becomes the super Vcc level. By the way, in the p-type transistor Q4 whose gate electrode potential is set to the super Vcc level, the potential of the substrate (n-type well) is also set to super Vcc, that is, since the gate electrode and the substrate have the same potential, they are turned off. .. Therefore, the invasion of current from the node A side to the node C side is blocked by the p-type transistor Q4, and the node C becomes a floating state. Therefore, as shown in FIG. 2, the p-type transistor Q2 does not receive a super Vcc higher than Vcc at its drain and a through current flows to the Vcc side.
【0026】即ち、本ダイナミック型半導体メモリにお
いては、第2の電源電位であるVccをプレート電極
(ノードA)側に伝えるp型トランジスタQ2と、プレ
ート電極とを直接接続せず、その間にp型トランジスタ
Q4を介挿し、更にp型トランジスタQ4とのゲート電
極とソース(基板、即ちn型ウェル)との間にp型トラ
ンジスタQ5を接続し、プレート電極、即ちノードAが
スーパーVccになったときにp型トランジスタQ5を
オンさせてp型トランジスタQ4のゲート電極とソース
(及び基板)とを同じ電位(共にスーパーVcc)にす
ることによってp型トランジスタQ4をオフさせるよう
にしたのである。従って、ノードA側は電源電圧Vcc
よりも高くしても何等支障はなくなり、強いエージング
を支障なくかけることができる。That is, in the present dynamic semiconductor memory, the p-type transistor Q2 that transmits the second power source potential Vcc to the plate electrode (node A) side and the plate electrode are not directly connected, but the p-type transistor Q2 is interposed therebetween. When the p-type transistor Q5 is connected between the gate electrode and the source (substrate, that is, n-type well) of the p-type transistor Q4 via the transistor Q4, and the plate electrode, that is, the node A becomes the super Vcc. Then, the p-type transistor Q5 is turned on and the gate electrode and the source (and the substrate) of the p-type transistor Q4 are set to the same potential (both super Vcc) to turn off the p-type transistor Q4. Therefore, the power supply voltage Vcc is applied to the node A side.
Even if it is set higher than that, no problem will occur and strong aging can be applied without any problem.
【0027】このように、本ダイナミック型半導体メモ
リによれば、外部からのテスト用制御信号X、Y、Z
と、パッド2を介してスーパーVccを印加するスーパ
ーVcc発生回路によってVss(第1の電源電位)、
Vcc(第2の電源電位)、1/2Vcc(第3の電源
電位)、スーパーVcc(第4の電源電位)をプレート
電極に印加することができる。従って、メモリセルキャ
パシタ絶縁膜に加える電界を、通常の使用時の強さ、通
常の使用時の2倍程度の強さ及びそれ以上の強さの間で
変化させてエージングを行うことができる。勿論、強い
エージングをかけるためにプレート電極にかける電圧を
電源電圧Vccよりも高くしたときノードA側から電源
電圧Vcc端子側に電流が流れることは、上述したよう
にp型トランジスタQ4、Q5の働きによって回避する
ことができるので、何等支障(ラッチアップ)を来さな
いこと前述のとおりである。As described above, according to the present dynamic semiconductor memory, the test control signals X, Y, Z from the outside are supplied.
And Vss (first power supply potential) by the super Vcc generation circuit for applying super Vcc via the pad 2,
Vcc (second power supply potential), 1/2 Vcc (third power supply potential), and super Vcc (fourth power supply potential) can be applied to the plate electrode. Therefore, the aging can be performed by changing the electric field applied to the memory cell capacitor insulating film between the strength during normal use, about twice as high as that during normal use, and more than that. Of course, when the voltage applied to the plate electrode is made higher than the power supply voltage Vcc to apply strong aging, the current flows from the node A side to the power supply voltage Vcc terminal side, as described above, because the p-type transistors Q4 and Q5 function. As described above, it does not cause any trouble (latch-up).
【0028】以上に述べた一連の動作を鑑みると、生産
時のペレットチェックはダイナミック型半導体メモリを
表1のモード4の状態にすることにより行うことがで
き、高速スクリーニングを行うことができる。また、こ
のとき、プレート電極に高電圧を加えるとキャパシタC
の容量が変化するという不良の検出も行うことができ
る。従って、ペレットチェックを冗長救済前に行えば高
速スクリーニングによりキャパシタ酸化膜が破壊したセ
ルに関してもキャパシタ容量が変化したセルに関しても
同時にリペアして良品にできるので、歩留りの向上を図
ることができる。In view of the series of operations described above, the pellet check at the time of production can be performed by putting the dynamic semiconductor memory in the mode 4 state of Table 1, and the high speed screening can be performed. At this time, if a high voltage is applied to the plate electrode, the capacitor C
It is also possible to detect a defect that the capacity of the capacitor changes. Therefore, if the pellet check is performed before the redundancy repair, it is possible to repair a cell in which the capacitor oxide film is destroyed by high-speed screening and a cell in which the capacitor capacitance is changed at the same time to obtain a good product, so that the yield can be improved.
【0029】次に、組立終了後においては、パッド2か
ら電圧を加えることは不可能となる。しかし、テスト用
制御信号X、Y、Zによってプレート電極に与える電位
をVss、Vcc、ハーフVccの間で三通りに切換え
ることができるので、バーンイン時にはキャパシタのプ
レート電極を電源電圧Vcc又は接地(Vss)レベル
にしてスクリーニングすることができる。Next, after the assembly is completed, it becomes impossible to apply a voltage from the pad 2. However, the potentials applied to the plate electrodes can be switched among Vss, Vcc, and half Vcc by the test control signals X, Y, and Z. Therefore, during burn-in, the plate electrodes of the capacitors are connected to the power supply voltage Vcc or ground (Vss). ) Level and can be screened.
【0030】そして、キャパシタ絶縁膜の不良の有無の
チェックは次のようにして行うことができる。先ず、モ
ード1(表1参照)にして(即ち、プレート電極をVs
sにして)ダイナミック型半導体メモリ(デバイス)を
動作させる。すると、不良のメモリセルは「ハイ」を書
き込んでも「ロウ」を書き込んでも「ロウ」しか読み出
せないので、その性質を利用して不良セルの有無を検出
できるのである。プレート電極に接地(Vss)レベル
を印加するモード、即ち、モード1があるのはこのため
である。The presence / absence of a defect in the capacitor insulating film can be checked as follows. First, the mode 1 (see Table 1) is set (that is, the plate electrode is set to Vs
s) The dynamic semiconductor memory (device) is operated. Then, the defective memory cell can read only "low" regardless of whether "high" is written or "low" is written, so that the presence or absence of the defective cell can be detected by utilizing its property. This is the reason why there is a mode for applying a ground (Vss) level to the plate electrode, that is, mode 1.
【0031】次に、プレート電極を電源電圧Vccにす
る、即ちモード3にしてデバイスを動作させる。する
と、不良のメモリセルは「ハイ」を書き込んでも「ロ
ウ」を書き込んでも「ハイ」しか読み出せないので、そ
の性質を利用して不良セルの有無を検出できるのであ
る。このモード3があるのは、一つにはエージング(ス
ーパーVccをかける場合よりも弱いエージング)をか
けられるようにするためであるが、もう一つには不良セ
ルの検出をするためである。Next, the plate electrode is set to the power supply voltage Vcc, that is, the mode 3 is set, and the device is operated. Then, the defective memory cell can read only "high" even if "high" is written or "low" is written, so that the presence or absence of the defective cell can be detected by utilizing the property. The mode 3 is provided so that one can be subjected to aging (weaker aging than when super Vcc is applied), and the other is to detect a defective cell.
【0032】結局、本ダイナミック型半導体メモリによ
れば、ペレットチャック時にはプレートをスーパーVc
cにして高速スクリーニングを行うことができ、パッケ
ージング後はプレートをVcc、Vssにしてパーンイ
ン(エージング)及び不良解析を行うことができる。After all, according to the present dynamic semiconductor memory, the plate is super Vc when the pellet chuck is performed.
It is possible to perform high-speed screening with c, and after packaging, perform plate-in (aging) and failure analysis with Vcc and Vss plates.
【0033】尚、図1の2点鎖線で示すように、ダイナ
ミック型半導体メモリ内に昇圧回路からなるハーフVc
c発生回路を設け、任意の時にその昇圧回路を動作させ
るようにすれば、パッド2を設ける必要性はない。勿
論、スクリーニング用外部電源を用意してダイナミック
型半導体メモリとプローブで接続することも必要でな
い。また、パッケージング終了後においてもスーパーV
ccをゲート電極に印加してのスクリーニングが可能で
あり、出荷前に再度スクリーニングして不良ペレットの
除去をより確実に行うことが可能になる。As shown by the chain double-dashed line in FIG. 1, a half Vc composed of a booster circuit is provided in the dynamic semiconductor memory.
If the c generation circuit is provided and the booster circuit is operated at any time, it is not necessary to provide the pad 2. Of course, it is not necessary to prepare an external power supply for screening and connect it to the dynamic semiconductor memory with a probe. In addition, even after the packaging is over, Super V
Screening can be performed by applying cc to the gate electrode, and defective pellets can be removed more reliably by screening again before shipping.
【0034】[0034]
【発明の効果】請求項1のダイナミック型半導体メモリ
は、プレート電極のキャパシタに、第1の電源電位と、
該第1の電源電位よりも絶対値が大きい第2の電源電位
と、上記第1の電源電位と上記第2の電源電位の中間の
電位である第3の電源電位と、上記第2の電源電位より
も絶対値が大きい第4の電源電位の四種類の電源電位を
テスト時に与え得るようにしたことを特徴とするもので
ある。従って、請求項1のダイナミック型半導体メモリ
によれば、キャパシタのプレート電極に与える電位を第
1乃至第4の四種類の電源電位の間で変えることができ
るので、メモリセルキャパシタ絶縁膜に加える電界を通
常使用時の強さ、使用時の2倍程度の強さ及びそれ以上
の強さの間で変化させてエージングを行うことができ
る。また、第1の電源電位、2の電源電位をプレート電
極に与えることができるので、その状態でメモリを動作
させることにより不良セルの検出ができる。According to the dynamic semiconductor memory of the first aspect, the capacitor of the plate electrode is provided with the first power supply potential,
A second power source potential having an absolute value larger than that of the first power source potential; a third power source potential that is an intermediate potential between the first power source potential and the second power source potential; and the second power source. It is characterized in that four types of power source potentials, which are fourth power source potentials having an absolute value larger than the potential, can be applied at the time of a test. Therefore, according to the dynamic semiconductor memory of the first aspect, the potential applied to the plate electrode of the capacitor can be changed among the four types of power source potentials of the first to fourth types, so that the electric field applied to the memory cell capacitor insulating film can be changed. Can be aged by changing the strength between normal use, about twice as high as that at the time of use, and more. Further, since the first power supply potential and the second power supply potential can be applied to the plate electrode, the defective cell can be detected by operating the memory in that state.
【0035】請求項2のダイナミック型半導体メモリ
は、プレート電極に第1の電源電位を伝える第1のトラ
ンジスタと第2の電源電位を伝える第2のトランジスタ
と、プレート電極に第3の電源電位を伝える第3のトラ
ンジスタと、第2のトランジスタとプレート電極との間
に接続され、第1、第3のトランジスタ逆導電型であっ
て第4の電源電位をプレート電極に与えたとき基板とゲ
ート電極とが同電位となる第4のMOSトランジスタを
設けたことを特徴とする。従って、請求項2のダイナミ
ック型半導体メモリによれば、プレート電極に第2の電
源電位を伝える第2のトランジスタと、プレート電極と
の間に、該プレート電極に第4の電源電位を与えた時ゲ
ート電極と基板が同電位になる第4のトランジスタがあ
るので、該第4のトランジスタはプレート電極に第4の
電源電位を与えたときオフ状態になって第2の電源電位
の端子とプレート電極との間を電気的にカットする。従
って、第4の電源電位をプレート電極に与えても第4の
電源電位の端子と第2の電源電位の端子との間に貫通電
流が流れる虞れはない。従って、プレート電極に第2の
電源電位よりも絶対値の高い電源電位を与えて強いエー
ジングをかけることが支障なく行うことができ、より有
効にスクリーニングを行うことができる。According to another aspect of the dynamic semiconductor memory of the present invention, a first transistor for transmitting a first power supply potential to a plate electrode, a second transistor for transmitting a second power supply potential, and a third power supply potential for a plate electrode. A substrate and a gate electrode which are connected between the transmitting third transistor and the second transistor and the plate electrode, and which are of opposite conductivity type of the first and third transistors and when a fourth power supply potential is applied to the plate electrode. It is characterized in that a fourth MOS transistor having the same potential as that of and is provided. Therefore, according to the dynamic semiconductor memory of claim 2, when a fourth power supply potential is applied to the plate electrode between the second transistor transmitting the second power supply potential to the plate electrode and the plate electrode. Since there is a fourth transistor in which the gate electrode and the substrate have the same potential, the fourth transistor is turned off when the fourth power source potential is applied to the plate electrode and the terminal of the second power source potential and the plate electrode. Electrically cut between and. Therefore, even if the fourth power supply potential is applied to the plate electrode, there is no fear that a through current will flow between the terminal of the fourth power supply potential and the terminal of the second power supply potential. Therefore, it is possible to apply a power supply potential having an absolute value higher than that of the second power supply potential to the plate electrode for strong aging, and it is possible to perform more effective screening.
【0036】請求項3のダイナミック型半導体メモリ
は、第4の電源電位を発生する回路を内蔵したことを特
徴とするものである。従って、請求項3のダイナミック
型半導体メモリによれば、ダイナミック型半導体メモリ
自身が第4の電源電位をつくる高電圧発生回路を内蔵し
ているので、スクリーニングのときに第4の電源電位を
発生する外部電源は必要でなく、また高電圧印加パッド
を設けなくて済む。また、デバイスをパッケージングし
た後にもキャパシタのプレート電極に第4の電源電位を
与えて強いエージングによるスクリーニングができる。According to a third aspect of the dynamic semiconductor memory, a circuit for generating a fourth power supply potential is incorporated. Therefore, according to the dynamic semiconductor memory of the third aspect, since the dynamic semiconductor memory itself has the built-in high voltage generating circuit for generating the fourth power supply potential, the fourth power supply potential is generated at the time of screening. No external power supply is needed and no high voltage application pad is required. Further, even after the device is packaged, the fourth power supply potential is applied to the plate electrode of the capacitor, and strong aging screening can be performed.
【図1】本発明ダイナミック型半導体メモリの一つの実
施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of a dynamic semiconductor memory of the present invention.
【図2】発明が解決しようとする問題点を説明するため
のp型トランジスタの断面図である。FIG. 2 is a cross-sectional view of a p-type transistor for explaining a problem to be solved by the invention.
Vss 第1の電源電位 Vcc 第2の電源電位 1/2Vcc 第3の電源電位(ハーフVcc) スーパーVcc 第4の電源電位 Q1 第1の電源電位(Vss)を伝えるトランジスタ Q2 第2の電源電位(Vcc)を伝えるトランジスタ Q3 第3の電源電位(ハーフVcc)を伝えるトラン
ジスタ Q4 第4の電源電位がプレートに与えられたとき基板
とゲート電極が同電位になるトランジスタVss first power supply potential Vcc second power supply potential 1/2 Vcc third power supply potential (half Vcc) super Vcc fourth power supply potential Q1 transistor for transmitting first power supply potential (Vss) Q2 second power supply potential ( Transistor for transmitting Vcc) Q3 Transistor for transmitting third power supply potential (half Vcc) Q4 Transistor in which the substrate and the gate electrode have the same potential when the fourth power supply potential is applied to the plate
Claims (3)
源電位と、該第1の電源電位よりも絶対値が大きい第2
の電源電位と、上記第1の電源電位と上記第2の電源電
位との中間の電位である第3の電源電位と、上記第2の
電源電位よりも絶対値が大きい第4の電源電位の四種類
の電源電位をテスト時に与え得るようにしたことを特徴
とするダイナミック型半導体メモリ1. A plate electrode capacitor includes a first power supply potential and a second power supply potential having an absolute value larger than that of the first power supply potential.
Power source potential, a third power source potential which is an intermediate potential between the first power source potential and the second power source potential, and a fourth power source potential having an absolute value larger than the second power source potential. Dynamic type semiconductor memory characterized in that four kinds of power supply potentials can be applied at the time of test
電位を伝える第1のトランジスタと、 キャパシタのプレート電極に第2の電源電位を伝える第
2のトランジスタと、 キャパシタのプレート電極に第3の電源電位を伝える第
3のトランジスタと、 上記第2のトランジスタと上記プレート電極との間に接
続され、上記第1、第3のトランジスタと逆導電型であ
ってプレート電極の絶対値が第2の電源電位の絶対値よ
りも高いとき基板とゲート電極とが略等しくなる第4の
トランジスタと、 を少なくとも有することを特徴とするダイナミック型半
導体メモリ2. A first transistor for transmitting a first power supply potential to the plate electrode of the capacitor, a second transistor for transmitting a second power supply potential to the plate electrode of the capacitor, and a third power supply to the plate electrode of the capacitor. A third power source, which is connected between the third transistor for transmitting a potential and the second transistor and the plate electrode, has a conductivity type opposite to that of the first and third transistors and has an absolute value of the plate electrode is the second power source. A dynamic semiconductor memory including at least a fourth transistor in which a substrate and a gate electrode are substantially equal when the potential is higher than an absolute value.
たことを特徴とする請求項1又は2記載のダイナミック
型半導体メモリ3. A dynamic semiconductor memory according to claim 1, further comprising a circuit for generating a fourth power supply potential.
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---|---|---|---|
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