JPH05289852A - Arithmetic unit - Google Patents
Arithmetic unitInfo
- Publication number
- JPH05289852A JPH05289852A JP4090545A JP9054592A JPH05289852A JP H05289852 A JPH05289852 A JP H05289852A JP 4090545 A JP4090545 A JP 4090545A JP 9054592 A JP9054592 A JP 9054592A JP H05289852 A JPH05289852 A JP H05289852A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- input data
- output
- barrel shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＤＳＰ等のディジタル
ＬＳＩで用いられる演算器である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is an arithmetic unit used in a digital LSI such as a DSP.
【０００２】[0002]
【従来の技術】ディジタル画像信号等の信号処理は、
（数１）に示されているような演算が多く用いられる。
例えば、分散計算や、ベクトルの距離計算で用いられる
（ｘ1−ｘ2) 2がある。ここで、加算演算は加算器で行
い、関数ｆ（・）は、複雑な関数をメモリによるテーブ
ル引きで行う場合がある。2. Description of the Related Art Signal processing such as digital image signals is
The calculation as shown in (Equation 1) is often used.
For example, there is (x 1 −x 2) 2 used in variance calculation and vector distance calculation. Here, the addition operation may be performed by an adder, and the function f (•) may be performed by a table lookup by a memory for a complicated function.
【０００３】[0003]
【数１】 [Equation 1]
【０００４】従来、（数１）のような演算は、図６に示
すように実現していた。図６に示す回路は、２個の２ビ
ットのデータの加算結果に基づいてある関数の結果を出
力する回路である。図６において、６１は加算器、６２
はデコーダ、６３は、加算結果によって決まる関数値が
予め格納されたメモリアレイ部、６４は２ビットからな
る第１の入力データ、６５は２ビットからなる第２の入
力データ、６６は加算器６１の出力データ、６７は７個
のデコーダ出力信号、６８はメモリの出力データであ
る。第１の入力データ６４と第２の入力データ６５を加
算器６１により加算を行い、３ビットからなる加算結果
６６を出力する。第１及び第２の入力は２進数表現で０
０から１１（１０進数表現で０から３）を表すので、加
算結果は００から１１０（１０進数表現で０から６）と
なり、３ビット表現である。次に、この加算結果６６を
デコーダ６２に入力し、００から１１０に対応した７個
のデコーダ出力信号を得る。このデコード結果６７で予
め加算結果に対応する関数値が格納されているメモリア
レイ部６３を読み出すことにより、出力データ６８を得
る。Conventionally, an operation such as (Equation 1) has been realized as shown in FIG. The circuit shown in FIG. 6 is a circuit that outputs the result of a function based on the addition result of two pieces of 2-bit data. In FIG. 6, 61 is an adder, and 62
Is a decoder, 63 is a memory array part in which a function value determined by the addition result is stored in advance, 64 is 2 bits of first input data, 65 is 2 bits of second input data, and 66 is adder 61. Output data, 67 is output signals of seven decoders, and 68 is output data of the memory. The first input data 64 and the second input data 65 are added by the adder 61, and a 3-bit addition result 66 is output. The first and second inputs are binary representations of 0
Since 0 to 11 (0 to 3 in decimal notation) are represented, the addition result is 00 to 110 (0 to 6 in decimal notation), which is a 3-bit expression. Next, the addition result 66 is input to the decoder 62, and seven decoder output signals corresponding to 00 to 110 are obtained. The output data 68 is obtained by reading the memory array section 63 in which the function value corresponding to the addition result is stored in advance as the decoding result 67.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら図６のよ
うな方法では、加算器及びデコーダの演算時間に多くの
演算時間を必要とし、全体として演算時間の多くかかる
ものとなる。However, in the method as shown in FIG. 6, a large amount of calculation time is required for the adder and the decoder, resulting in a large amount of calculation time as a whole.
【０００６】本発明では、演算時間の少ない、加算結果
に対応した関数出力を行う演算装置を提供することを目
的とする。It is an object of the present invention to provide an arithmetic unit which outputs a function corresponding to an addition result, which requires a short calculation time.
【０００７】[0007]
【課題を解決するための手段】本発明は、第１の入力デ
ータをデコーダに入力し、このデコーダの出力を第１か
ら第（Ｎ−１）のバレルシフタにより、第２から第Ｎの
入力データ分シフトした結果を、メモリアレイ部に入力
することにより関数結果を読み出す。According to the present invention, first input data is input to a decoder, and the output of the decoder is supplied to the second to Nth input data by the first to (N-1) th barrel shifters. The function result is read by inputting the result shifted by the amount to the memory array section.
【０００８】[0008]
【作用】本発明によると、加算器の代わりにバレルシフ
タを用いているので演算時間が短くなる。According to the present invention, since the barrel shifter is used instead of the adder, the calculation time is shortened.
【０００９】[0009]
【実施例】図１に請求項１記載の演算装置のブロック図
を示す。図１において、１１はデコーダ、１２−１〜１
２−（Ｎ−１）は第１から第（Ｎ−１）のバレルシフ
タ、１３はメモリアレイ、１４−１〜１４−Ｎは第１か
ら第Ｎの入力データ、１５はデコーダ１１の出力、１６
−１〜１６−（Ｎ−１）は第１から第（Ｎ−１）のバレ
ルシフタの出力である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a block diagram of an arithmetic unit according to claim 1. In FIG. 1, 11 is a decoder, 12-1 to 1
2- (N-1) is a first to (N-1) th barrel shifter, 13 is a memory array, 14-1 to 14-N are first to Nth input data, 15 is an output of the decoder 11, 16
-1 to 16- (N-1) are outputs of the first to (N-1) th barrel shifters.
【００１０】以下、図１に基づいて動作を説明する。第
１，第２，…，第Ｎの入力データは、それぞれＭ1，
Ｍ2，…，ＭNビットの正値の２進データとする。まず、
デコーダ１１は、２M1種類の第１の入力データに従っ
て、デコーダ１１の２M1個からなる出力データ１５の中
で１個だけ１を出力し、その他は０を出力する。The operation will be described below with reference to FIG. The first, second, ..., Nth input data are respectively M 1 ,
M 2, ..., and binary data of the positive values of M N bits. First,
The decoder 11 outputs only 1 out of 2 M1 output data 15 of the decoder 11 according to 2 M1 types of first input data, and outputs 0 in other cases.
【００１１】次に第１のバレルシフタ１２−１は、デコ
ーダ１１の２M1ビットからなる出力データ１５を、第２
の入力１４−２で表された数だけ下方にシフトする。第
２のバレルシフタ１２−２は、第１のバレルシフタ１２
ー１の（２M1＋２M2−１）ビットからなる出力データ１
６−１を、第３の入力１４−３で表された数だけ下方に
シフトする。以下同様に第ｎのバレルシフタ１２−ｎ
は、第（ｎ−１）のバレルシフタ１２−（ｎ−１）の
（２M1＋２M2＋…＋２Mn−（ｎ−１））ビットからなる
出力データ１６−（ｎ−１）を、第（ｎ＋１）の入力１
４−（ｎ＋１）で表された数だけ下方にシフトする操作
をｎ＝３〜（Ｎ−１）まで繰り返す。第（Ｎ−１）のバ
レルシフタの（２M1＋２M2＋…＋２MN−（Ｎ−１））ビ
ットからなる出力データ１６−（Ｎ−１）でメモリアレ
イ１３を選択し、予めメモリアレイ部１３に格納された
関数値に対応する値を読み出し、出力データ１７を出力
するものである。Next, the first barrel shifter 12-1 outputs the output data 15 consisting of 2 M1 bits of the decoder 11 to the second
14-2 is shifted downward by the number represented by the input 14-2. The second barrel shifter 12-2 is the first barrel shifter 12
Output data 1 consisting of (2 M1 +2 M2 -1) bits of -1
Shift 6-1 downward by the number represented by the third input 14-3. Similarly, the n-th barrel shifter 12-n
Is the output data 16- (n-1) consisting of (2 M1 +2 M2 + ... +2 Mn- (n-1)) bits of the (n-1) -th barrel shifter 12- (n-1). n + 1) input 1
The operation of shifting downward by the number represented by 4- (n + 1) is repeated from n = 3 to (N-1). The memory array 13 is selected in advance by the output data 16- (N-1) consisting of (2 M1 +2 M2 + ... +2 MN- (N-1)) bits of the (N-1) th barrel shifter. The value corresponding to the function value stored in is read and the output data 17 is output.
【００１２】次に、簡略化のために、Ｎ＝２、第１の入
力データをＭ1＝２ビット、第２の入力データをＭ2＝２
ビットとした場合について動作の原理を説明する。図２
に示す回路は、２個の２ビットのデータの加算結果に基
づいてある関数の結果を出力する回路である。図２にお
いて、２１はデコーダ、２２はバレルシフタ、２３は加
算結果によって決まる関数値が予め格納されたメモリア
レイ部、２４は２ビットからなる第１の入力データ、２
５は２ビットからなる第２の入力データ、２６はデコー
ダ２１の４ビットからなる出力データ、２７はバレルシ
フタ２２の７ビットからなる出力データ、２８はメモリ
の出力データである。Next, for simplification, N = 2, the first input data is M 1 = 2 bits, and the second input data is M 2 = 2.
The principle of operation in the case of using bits will be described. Figure 2
The circuit shown in is a circuit which outputs the result of a certain function based on the addition result of two 2-bit data. In FIG. 2, reference numeral 21 is a decoder, 22 is a barrel shifter, 23 is a memory array section in which a function value determined by an addition result is stored in advance, 24 is first input data consisting of 2 bits, 2
Reference numeral 5 is second input data of 2 bits, 26 is output data of 4 bits of the decoder 21, 27 is output data of 7 bits of the barrel shifter 22, and 28 is output data of the memory.
【００１３】以下、図２に基づいて動作を説明する。デ
コーダ２１は第１の入力データ２４をデコードする。２
ビットの入力データ２進数表現である００，０１，１
０，１１に対応して、デコーダの４個の出力の第１番目
〜第４番目にのみ１を出力し、他は０を出力する。次に
これら４個のデコーダの出力をバレルシフタ２２に入力
し、第２の入力データ２５の値だけ下方へシフトする。
即ち、２ビットの第２の入力データの２進数表現である
００，０１，１０，１１に対応して０〜３ビット下方へ
シフトする。バレルシフタ２２の出力データ７ビットの
内、バレルシフタの４ビットの入力データがシフトされ
て４ビットの出力データとなる以外の３ビットのデータ
は、０を出力する。こうして得られたバレルシフタの結
果を図３に示す。図３（ａ），（ｂ），（ｃ），（ｄ）
に、それぞれ、第２の入力データが００，０１，１０，
１１に対応して０ビット、１ビット、２ビット、３ビッ
トシフトして得られるバレルシフタの出力を示す。こう
して第１の入力データの値に第２の入力データの値を加
えた位置に１を出力することになる。この結果をメモリ
アレイのワード線に入力することにより、予め格納され
た関数値を読み出す。結果として（数２）の結果を出力
することができる。The operation will be described below with reference to FIG. The decoder 21 decodes the first input data 24. Two
00, 01, 1 which is the binary representation of the input data in bits
Corresponding to 0 and 11, 1 is output only to the first to fourth of the four outputs of the decoder, and 0 is output to the others. Next, the outputs of these four decoders are input to the barrel shifter 22 and are shifted downward by the value of the second input data 25.
That is, 0 to 3 bits are shifted downward corresponding to 00, 01, 10, and 11 which are binary representations of 2-bit second input data. Of the 7-bit output data of the barrel shifter 22, 3-bit data other than the 4-bit input data of the barrel shifter being shifted to 4-bit output data outputs 0. The results of the barrel shifter thus obtained are shown in FIG. 3 (a), (b), (c), (d)
The second input data is 00, 01, 10,
The output of the barrel shifter obtained by shifting 0 bit, 1 bit, 2 bits, and 3 bits corresponding to 11 is shown. Thus, 1 is output at the position where the value of the second input data is added to the value of the first input data. By inputting this result to the word line of the memory array, the previously stored function value is read. As a result, the result of (Equation 2) can be output.
【００１４】[0014]
【数２】 [Equation 2]
【００１５】図４にデコーダの一例を示す。図４におい
て４１−１，４１−２は反転器、４２−１〜４２−４は
論理積回路、４３は２ビットの入力データ、４４は４ビ
ットからなるデコーダ出力データである。２ビットの入
力データをそれぞれ反転器４１，４１−２で反転する。
２ビットの入力データと反転データから構成される４個
のデータから２個選ぶ４通りの組合せを、４個の論理積
回路４２−１〜４２−４によりそれぞれ論理積演算を行
い、デコーダ結果を生成する。この結果、図４に示した
ように、入力データが、００，０１，１０，１１に対応
してデコード結果は、１０００，０１００，００１０，
０００１を出力する。FIG. 4 shows an example of the decoder. In FIG. 4, 41-1 and 41-2 are inverters, 42-1 to 42-4 are AND circuits, 43 is 2-bit input data, and 44 is 4-bit decoder output data. The 2-bit input data is inverted by the inverters 41 and 41-2, respectively.
Four combinations of two selected from four data composed of 2-bit input data and inverted data are logically ANDed by the four logical product circuits 42-1 to 42-4, and the decoder result is obtained. To generate. As a result, as shown in FIG. 4, the input data corresponds to 00, 01, 10, 11 and the decoding results are 1000, 0100, 0010,
Output 0001.
【００１６】図５にＭＯＳトランジスタ構成のバレルシ
フタの一例を示す。図５において、５１−１及び５１−
２は反転器、５２−１〜５２−２４はＮチャネルトラン
ジスタ、５３−１〜５３−２４はＰチャネルトランジス
タ、５４−１〜５４−４はバッファ回路、５５は２ビッ
トからなるシフト量データ、５６は０データ、５７は４
ビットからなる被シフトデータ、５８は７ビットからな
る出力データである。シフト量データの上位データによ
り４ビットの被シフトデータを、０ビット下方にシフト
するか２ビット下方にシフトするかの選択を行い、シフ
ト量データの下位データにより４ビットの被シフトデー
タを、０ビット下方にシフトするか１ビット下方にシフ
トするかの選択を行う。これらを直列に接続することに
より０ビットから３ビットの任意ビットシフトを実現す
る。バレルシフタの出力データ７ビットの内、バレルシ
フタの４ビットの入力データがシフトされて４ビットの
出力データとなる以外の３ビットのデータとして０を出
力するために、５６のデータを入力している。FIG. 5 shows an example of a barrel shifter having a MOS transistor structure. In FIG. 5, 51-1 and 51-
2 is an inverter, 52-1 to 52-24 are N-channel transistors, 53-1 to 53-24 are P-channel transistors, 54-1 to 54-4 are buffer circuits, 55 is shift amount data consisting of 2 bits, 56 is 0 data, 57 is 4
Bits are shifted data, and 58 is output data having 7 bits. The upper data of the shift amount data is used to select whether the 4-bit shifted data is shifted 0 bits downward or 2 bits downward, and the 4-bit shifted data is set to 0 by the lower data of the shift amount data. It is selected whether to shift down one bit or shift down one bit. Arbitrary bit shift from 0 bit to 3 bit is realized by connecting these in series. Of the 7-bit output data of the barrel shifter, 56 data is input in order to output 0 as 3-bit data other than the 4-bit input data of the barrel shifter being shifted to become 4-bit output data.
【００１７】図６に示した従来例では、２ビット加算器
６１を構成する全加算器２段の遅延時間に対し、本願発
明では図５の様なバレルシフタ１段の遅延で済む。ま
た、デコーダのビット数が３ビットから２ビットにな
り、デコーダの演算時間も削減される。In the conventional example shown in FIG. 6, the delay time of two stages of full adders constituting the 2-bit adder 61 is one delay of one barrel shifter as shown in FIG. 5 in the present invention. Further, the number of bits of the decoder is changed from 3 bits to 2 bits, and the operation time of the decoder is reduced.
【００１８】図１の演算装置は、図２の演算装置を直列
に多段組み合わせることにより構成され、加算が多入力
の場合に適用するものである。The arithmetic unit of FIG. 1 is constructed by combining the arithmetic units of FIG. 2 in multiple stages in series, and is applied when the addition has a large number of inputs.
【００１９】[0019]
【発明の効果】以上述べたように、本発明によれば、加
算結果に対応した関数出力を行う演算を高速に実現する
ことができ、本発明の実用的効果は大きい。As described above, according to the present invention, it is possible to realize at high speed the operation for outputting the function corresponding to the addition result, and the practical effect of the present invention is great.
【図１】本発明請求項１記載の演算装置の構成図FIG. 1 is a block diagram of an arithmetic unit according to claim 1 of the present invention.
【図２】本発明請求項１記載の演算装置の一実施例FIG. 2 is an embodiment of the arithmetic unit according to claim 1 of the present invention.
【図３】本発明請求項１記載の演算装置の原理の説明図FIG. 3 is an explanatory diagram of the principle of the arithmetic unit according to claim 1 of the present invention.
【図４】デコーダ回路の一例を示す図FIG. 4 is a diagram showing an example of a decoder circuit.
【図５】バレルシフタの一例を示す図FIG. 5 is a diagram showing an example of a barrel shifter.
【図６】従来の演算装置の構成図FIG. 6 is a block diagram of a conventional arithmetic unit
１１ デコーダ １２−１〜１２−（Ｎ−１） 第１から第（Ｎ−１）の
バレルシフタ １３ メモリアレイ １４−１〜１４−Ｎ 第１から第Ｎの入力データ １５ デコーダの出力 １６−１〜１６−（Ｎ−１） 第１から第（Ｎ−１）の
バレルシフタの出力 ２１ デコーダ ２２ バレルシフタ ２３ メモリアレイ ２４ 第１の入力データ ２５ 第２の入力データ ２６ デコーダの出力データ ２７ バレルシフタの出力データ ２８ メモリの出力データ ４１−１、４１−２ 反転器 ４２−１〜４２−４ 論理積回路 ４３ 入力データ ４４ デコーダの出力データ ５１−１、５１−２ 反転器 ５２−１〜５２−２４ Ｎチャネルトランジスタ ５３−１〜５３−２４ Ｐチャネルトランジスタ ５４−１〜５４−４ バッファ回路 ５５ シフト量データ ５６ ０データ ５７ 被シフトデータ ５８ 出力データ11 Decoders 12-1 to 12- (N-1) First to (N-1) th barrel shifters 13 Memory arrays 14-1 to 14-N First to Nth input data 15 Decoder outputs 16-1 to 16- (N-1) First to (N-1) th barrel shifter output 21 Decoder 22 Barrel shifter 23 Memory array 24 First input data 25 Second input data 26 Decoder output data 27 Barrel shifter output data 28 Memory output data 41-1, 41-2 Inverter 42-1 to 42-4 AND circuit 43 Input data 44 Decoder output data 51-1 and 51-2 Inverter 52-1 to 52-24 N-channel transistor 53-1 to 53-24 P-channel transistor 54-1 to 54-4 Buffer circuit 55 Shift amount data 56 0 data 57 Shifted data 58 Output data
Claims (1)
ーブルに格納された値を出力する演算装置であって、第
１の入力データをデコーダに入力し、該デコーダの出力
を第１のバレルシフタで第２の入力データで表される数
だけシフトし、第ｎのバレルシフタの出力を第ｎ＋１の
バレルシフタで第ｎ＋２の入力データで表される数だけ
シフトする操作をｎ＝１，２，…，Ｎ−２について行
い、第（Ｎ−１）のバレルシフタの出力を、テーブルの
値が格納されたメモリアレイのワード線に入力し、該メ
モリアレイの出力を出力とする演算装置。1. An arithmetic unit for outputting a value stored in a table corresponding to an addition result of N binary data, wherein first input data is input to a decoder, and an output of the decoder is input to a first unit. The operation of shifting the output of the first barrel shifter by the number represented by the second input data and the output of the nth barrel shifter by the number represented by the n + 2th input data by the (n + 1) th barrel shifter are n = 1,2. , ..., N−2, and inputs the output of the (N−1) th barrel shifter to the word line of the memory array in which the values in the table are stored, and outputs the output of the memory array.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090545A JPH05289852A (en) | 1992-04-10 | 1992-04-10 | Arithmetic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090545A JPH05289852A (en) | 1992-04-10 | 1992-04-10 | Arithmetic unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289852A true JPH05289852A (en) | 1993-11-05 |
Family
ID=14001390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090545A Pending JPH05289852A (en) | 1992-04-10 | 1992-04-10 | Arithmetic unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289852A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418601B2 (en) | 2002-06-18 | 2008-08-26 | Sanyo Electric Co., Ltd. | Data transfer control system |
-
1992
- 1992-04-10 JP JP4090545A patent/JPH05289852A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418601B2 (en) | 2002-06-18 | 2008-08-26 | Sanyo Electric Co., Ltd. | Data transfer control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4953115A (en) | Absolute value calculating circuit having a single adder | |
| US7308470B2 (en) | Smaller and lower power static mux circuitry in generating multiplier partial product signals | |
| JPH0215088B2 (en) | ||
| US4845655A (en) | Carry circuit suitable for a high-speed arithmetic operation | |
| US5070471A (en) | High speed multiplier which divides multiplying factor into parts and adds partial end products | |
| US5231415A (en) | Booth's multiplying circuit | |
| US4890251A (en) | Arithmetic shifter with sign extend facility | |
| US7024445B2 (en) | Method and apparatus for use in booth-encoded multiplication | |
| JP3356613B2 (en) | Addition method and adder | |
| JPH05289852A (en) | Arithmetic unit | |
| JPH0697431B2 (en) | Barrel shifter | |
| US4507749A (en) | Two's complement multiplier circuit | |
| JP3159349B2 (en) | Addition decoding device | |
| US5818894A (en) | High speed barrel shifter | |
| JPH0661871A (en) | Parallel serial data conversion circuit | |
| JPH03229320A (en) | Incremental circuit | |
| EP0610259B1 (en) | 1-bit adder | |
| US5216424A (en) | Binary data converter | |
| US6522690B1 (en) | Zero determination signal generating circuit | |
| JP2838326B2 (en) | Digital multiplier | |
| JPH07118630B2 (en) | Signal processing circuit for multiplication | |
| US5239499A (en) | Logical circuit that performs multiple logical operations in each stage processing unit | |
| JP3008691B2 (en) | Code conversion circuit | |
| KR100216319B1 (en) | Driving circuit of lcd panel | |
| CN113609801A (en) | Asynchronous sequential control circuit design method and device |