JPH0528793A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0528793A JPH0528793A JP3178063A JP17806391A JPH0528793A JP H0528793 A JPH0528793 A JP H0528793A JP 3178063 A JP3178063 A JP 3178063A JP 17806391 A JP17806391 A JP 17806391A JP H0528793 A JPH0528793 A JP H0528793A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- supply voltage
- latch circuit
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に関し、特
に、アドレスプログラミングなどのリダンダンシーを行
なうに用いて好適な半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitable for use in redundancy such as address programming.
【０００２】[0002]
【従来の技術】図５は従来の一般的な半導体装置のブロ
ック構成図であり、特にスタティックＲＡＭのリダンダ
ンシー回路を例示するものである。図５において示すよ
うに、リダンダンシー用としては、プログラム回路５と
スペアイネーブル回路６とが設けられている。プログラ
ム回路５は、ヒューズ４１と、このヒューズ４１に直列
に接続されるトランジスタ５１と、インバータ５２とか
ら構成されている。インバータ５２の出力はトランジス
タ５１のゲートに与えられ、インバータ６２の出力はト
ランジスタ６１のゲートに与えられることにより、それ
ぞれ、プログラム回路５及びスペアイネーブル回路６
は、ラッチ回路を構成する。プログラム回路５のラッチ
回路出力Ｓ１は選択回路１９に与えられ、アドレス信号
Ａとその反転信号であるアドレス信号ＮＡのいずれかを
選択する。選択回路１９で選択された信号は、インバー
タ８、９を通じてスペアデコーダ１に与えられる。スペ
アイネーブル回路６のラッチ回路出力Ｓ２も、スペアデ
コーダ１に与えられている。ラッチ回路出力Ｓ２の状態
に基づき、スペアデコーダ１は、スペアワード線ＳＷＬ
に、選択回路１９で選択されたアドレス信号Ａまたはア
ドレス信号ＮＡのデコード信号を送出する。スペアデコ
ーダ１の出力は、バッファ２にも与えられる。一方、ア
ドレスデータＡＤはバッファ２の出力と共にノーマルデ
コーダ３に与えられる。ノーマルデコーダ３は、バッフ
ァ２の状態に基づいてアドレスデータＡＤをデコードし
てノーマルワード線ＮＷＬに出力する。2. Description of the Related Art FIG. 5 is a block diagram of a conventional general semiconductor device, and particularly illustrates a redundancy circuit of a static RAM. As shown in FIG. 5, a program circuit 5 and a spare enable circuit 6 are provided for redundancy. The program circuit 5 includes a fuse 41, a transistor 51 connected in series with the fuse 41, and an inverter 52. The output of the inverter 52 is given to the gate of the transistor 51, and the output of the inverter 62 is given to the gate of the transistor 61, so that the program circuit 5 and the spare enable circuit 6 respectively.
Form a latch circuit. The latch circuit output S1 of the program circuit 5 is applied to the selection circuit 19 and selects either the address signal A or the address signal NA which is its inverted signal. The signal selected by the selection circuit 19 is given to the spare decoder 1 through the inverters 8 and 9. The latch circuit output S2 of the spare enable circuit 6 is also given to the spare decoder 1. Based on the state of the latch circuit output S2, the spare decoder 1 determines the spare word line SWL.
Then, the decode signal of the address signal A or the address signal NA selected by the selection circuit 19 is transmitted. The output of the spare decoder 1 is also given to the buffer 2. On the other hand, the address data AD is given to the normal decoder 3 together with the output of the buffer 2. The normal decoder 3 decodes the address data AD based on the state of the buffer 2 and outputs it to the normal word line NWL.
【０００３】以上のような構成において、リダンダンシ
ー使用時には、スペアイネーブル回路６のヒューズ４２
を切断する。一方、プログラム回路５のヒューズ４１は
アドレスの設定に使用される。即ち、アドレス信号Ａを
設定する場合はヒューズ４１を切断し、アドレス信号Ｎ
Ａを設定する場合はヒューズ４１を切断しないことによ
り、アドレスプログラミングを行なう。In the above configuration, the fuse 42 of the spare enable circuit 6 is used when redundancy is used.
Disconnect. On the other hand, the fuse 41 of the program circuit 5 is used for setting an address. That is, when the address signal A is set, the fuse 41 is cut and the address signal N
When setting A, address programming is performed by not cutting the fuse 41.
【０００４】スペアイネーブル回路６のヒューズ４２を
切断すると、インバータ６２の入力は“０”となりイン
バータ６２の出力は“１”となる。このため、トランジ
スタ６１はオンし、正帰還によりこの状態がラッチされ
る。一方、スペアイネーブル回路６から“１”レベルの
ラッチ回路出力Ｓ２を与えられたスペアデコーダ１は、
インバータ８、９を通じて与えられる選択回路１９の出
力、つまりアドレス信号Ａまたはアドレス信号ＮＡをデ
コードしてスペアワード線ＳＷＬとバッファ２に出力す
る。このとき、バッファ２を通じてノーマルデコーダ３
の動作が制御され、アドレスデータＡＤのノーマルワー
ド線ＮＷＬへのデコードが制御される。When the fuse 42 of the spare enable circuit 6 is blown, the input of the inverter 62 becomes "0" and the output of the inverter 62 becomes "1". Therefore, the transistor 61 is turned on, and this state is latched by the positive feedback. On the other hand, the spare decoder 1 supplied with the latch circuit output S2 of "1" level from the spare enable circuit 6 is
The output of the selection circuit 19 given through the inverters 8 and 9, that is, the address signal A or the address signal NA is decoded and output to the spare word line SWL and the buffer 2. At this time, the normal decoder 3 through the buffer 2
Is controlled, and decoding of the address data AD to the normal word line NWL is controlled.
【０００５】一方、スペアイネーブル回路６のヒューズ
４２が切断されない状態では、ラッチ回路出力Ｓ２が
“０”にラッチされる。このため、スペアデコーダ１は
アドレス信号Ａまたはアドレス信号ＮＡのデコードは行
なわない。この場合、ノーマルデコーダ３は、アドレス
データＡＤをそのままデコードして、ノーマルワード線
ＮＷＬに送出する。On the other hand, when the fuse 42 of the spare enable circuit 6 is not blown, the latch circuit output S2 is latched at "0". Therefore, spare decoder 1 does not decode address signal A or address signal NA. In this case, the normal decoder 3 decodes the address data AD as it is and sends it to the normal word line NWL.
【０００６】なお、選択回路１９が、アドレス信号Ａと
アドレス信号ＮＡのいずれを選択するかは、プログラム
回路５のヒューズ４１を切断するか否かで決定される。
ヒューズ４１を切断しないと、ラッチ回路出力Ｓ１は
“０”にラッチされ、選択回路１９はアドレス信号ＮＡ
を選択する。ヒューズ４１を切断すると、ラッチ回路出
力Ｓ２は“１”にラッチされ、選択回路１９はアドレス
信号Ａを選択する。Which of the address signal A and the address signal NA is selected by the selection circuit 19 is determined by whether or not the fuse 41 of the program circuit 5 is cut.
If the fuse 41 is not cut, the latch circuit output S1 is latched at "0", and the selection circuit 19 outputs the address signal NA.
Select. When the fuse 41 is cut, the latch circuit output S2 is latched at "1", and the selection circuit 19 selects the address signal A.
【０００７】図６は、プログラム回路５やスペアイネー
ブル回路６に適用されるラッチ回路の構成を示す回路図
である。図６において示すように、ノード１２とノード
１３との間にインバータ７２が構成されている。このイ
ンバータ５２（６２）の出力がラッチ回路出力Ｓ１（Ｓ
２）として出力されると共に、ノード１２と接地との間
に接続されたトランジスタ５１（６１）のゲートに与え
られる。そして、ノード１２と電源との間に、ヒューズ
４１（４２）が接続されている。ノード１２と電源との
間には容量ＣA1が形成接続されている。ノード１２と接
地との間には抵抗ＲA1と容量ＣA2が形成接続されてい
る。ノード１３と電源との間には容量ＣB1と抵抗ＲB1が
形成接続されている。ノード１３と接地との間には容量
ＣB2が形成されている。リーク抵抗ＲL は、ヒューズ７
１の切断時に、切断が不十分である場合や基板（電源電
圧Ｖｃｃ）との突き抜けによって、電源ノード１２の間
に形成されるものである。FIG. 6 is a circuit diagram showing a configuration of a latch circuit applied to the program circuit 5 and the spare enable circuit 6. As shown in FIG. 6, an inverter 72 is formed between the node 12 and the node 13. The output of the inverter 52 (62) is the latch circuit output S1 (S
2) and is given to the gate of the transistor 51 (61) connected between the node 12 and the ground. The fuse 41 (42) is connected between the node 12 and the power supply. A capacitor C A1 is formed and connected between the node 12 and the power supply. A resistor R A1 and a capacitor C A2 are formed and connected between the node 12 and the ground. A capacitor C B1 and a resistor R B1 are formed and connected between the node 13 and the power supply. A capacitor C B2 is formed between the node 13 and the ground. The leakage resistance R L is the fuse 7
1 is formed between the power supply nodes 12 when the disconnection is insufficient or due to penetration with the substrate (power supply voltage Vcc).
【０００８】ちなみに、容量ＣA2は容量ＣA1よりはるか
に大きな値をとり、容量ＣB1は容量ＣB2よりはるかに大
きな値をとる。また、抵抗ＲB1もほとんど無限大の大き
さをとる。一方、リーク抵抗ＲL の大きさは抵抗ＲA1よ
りははるかに小さい値となる。 さて、以上のような構
成において、プログラム回路５及びスペアイネーブル回
路６のヒューズ４１及びヒューズ４２を切断した時は、
ラッチ回路出力Ｓ１、ラッチ回路出力Ｓ２はいかなる場
合でも“１”出力を行なう必要がある。しかし、ヒュー
ズ４１及びヒューズ４２の切断が不完全な場合には、電
源の投入時に正しく“１”がセットされずに、ファンク
ションエラーを引き起こすことがある。Incidentally, the capacitance C A2 has a much larger value than the capacitance C A1 , and the capacitance C B1 has a much larger value than the capacitance C B2 . Also, the resistance R B1 has an almost infinite size. On the other hand, the magnitude of the leak resistance R L is much smaller than that of the resistance R A1 . Now, in the above configuration, when the fuse 41 and the fuse 42 of the program circuit 5 and the spare enable circuit 6 are cut,
The latch circuit output S1 and the latch circuit output S2 must be "1" output in any case. However, if the fuses 41 and 42 are not completely cut, "1" may not be set correctly when the power is turned on, which may cause a function error.
【０００９】このことを図６の回路図と図７（Ａ）、
（Ｂ）の特性図にしたがって説明する。ヒューズ４１
（４２）の切断が不完全であったり又はリーク抵抗ＲL
が存在したりすると、ノード１２はリーク抵抗ＲL によ
り充電され、ノード１３の電圧は容量ＣB1とＣB2の容量
比によって確定する。This is shown in the circuit diagram of FIG. 6 and FIG.
Description will be given according to the characteristic diagram of FIG. Fuse 41
Incomplete cutting of (42) or leakage resistance R L
If there is any, the node 12 is charged by the leak resistance R L , and the voltage of the node 13 is determined by the capacitance ratio of the capacitors C B1 and C B2 .
【００１０】電源の投入時に、電源電圧Ｖｃｃの立ち上
がる速度が、図７（Ａ）に示すようにノード１２のノー
ド電圧Ｖ１２の充電速度よりも早いとする。この場合、
ノード１３のノード電圧Ｖ１３は、電源電圧Ｖｃｃに追
従して“１”に正しくセットされることになる。しかし
ながら、図７（Ｂ）に示すように、ノード１２のノード
電圧Ｖ１２の充電速度が早く、電源電圧Ｖｃｃに追従す
るような動きをするとする。この場合には、ノード電圧
Ｖ１３を“１”に確定することが困難になり、このラッ
チ回路は誤セットされ、ファンクションエラーを引き起
こすことになる。When the power is turned on, the rising speed of the power supply voltage Vcc is assumed to be faster than the charging speed of the node voltage V12 of the node 12 as shown in FIG. 7 (A). in this case,
The node voltage V13 of the node 13 follows the power supply voltage Vcc and is correctly set to "1". However, as shown in FIG. 7B, it is assumed that the node voltage V12 of the node 12 is charged at a high speed and follows the power supply voltage Vcc. In this case, it becomes difficult to set the node voltage V13 to "1", and this latch circuit is erroneously set, causing a function error.
【００１１】[0011]
【発明が解決しようとする課題】以上のように、従来の
ラッチ回路を有するプログラム回路では、 ポリシリコ
ンヒューズブロー等によりラッチ回路のレベルを所定の
レベルに設定するように構成されている。このため、ポ
リシリコンヒューズブローの切断マージンや、電源電圧
の投入のしかたにより、ラッチ回路が誤動作し、所定の
レベル設定が行なわれず、ファンクションエラーを引き
起こすことがある。As described above, the program circuit having the conventional latch circuit is configured to set the level of the latch circuit to a predetermined level by polysilicon fuse blowing or the like. For this reason, the latch circuit may malfunction due to the disconnection margin of the polysilicon fuse blow and the method of turning on the power supply voltage, and a predetermined level may not be set, causing a function error.
【００１２】本発明は、上記に鑑みてなれさたもので、
その目的は、電源電圧の立ち上がり時間に拘らず、ラッ
チ回路を正しくセットすることにある。The present invention has been made in view of the above,
The purpose is to correctly set the latch circuit regardless of the rise time of the power supply voltage.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
ラッチ回路を有するアドレスプログラミング回路と、前
記ラッチ回路に電圧を供給する電圧発生回路であって、
電源電圧が所定値以下のときには前記電圧として接地電
位を供給し、所定値以上のときには前記電圧として前記
電源電圧を供給する、電圧発生回路と、を備えるものと
して構成する。The semiconductor device of the present invention comprises:
An address programming circuit having a latch circuit, and a voltage generation circuit for supplying a voltage to the latch circuit,
A voltage generation circuit that supplies a ground potential as the voltage when the power supply voltage is a predetermined value or less and supplies the power supply voltage as the voltage when the power supply voltage is a predetermined value or more.
【００１４】[0014]
【作用】電源電圧が所定値以下のときは、電圧発生回路
が接地電位をラッチ回路に加える。また、電源変位が所
定値以上のときには、電源電位をラッチ回路に加える。
これにより、ラッチ回路の出力が、電源電位の立ち上が
りに拘らず正確なものとして得られる。When the power supply voltage is less than the predetermined value, the voltage generating circuit applies the ground potential to the latch circuit. When the power supply displacement is equal to or larger than the predetermined value, the power supply potential is applied to the latch circuit.
As a result, the output of the latch circuit can be obtained as an accurate output regardless of the rise of the power supply potential.
【００１５】[0015]
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１６】図１は本発明の一実施例に係る半導体装置
に適用される電圧発生部のブロック図である。図１にお
いて、抵抗Ｒ１と抵抗Ｒ２によって電源電圧Ｖｃｃを分
圧して電圧Ｖ１を得ている。この電源電圧Ｖ１はインバ
ータ１０に入力され、インバータ１０の出力はインバー
タ１１を介して電源電圧Ｖｃｃ１として出力される。FIG. 1 is a block diagram of a voltage generator applied to a semiconductor device according to an embodiment of the present invention. In FIG. 1, the power supply voltage Vcc is divided by the resistors R1 and R2 to obtain the voltage V1. The power supply voltage V1 is input to the inverter 10, and the output of the inverter 10 is output as the power supply voltage Vcc1 via the inverter 11.
【００１７】以上のような構成において、次にその動作
を図２の出力特性図にしたがって説明する。今、電源電
圧Ｖｃｃはその立ち上がり時に直線的に上昇する場合を
想定する。なお、インバータ１０は、電源電圧Ｖｃｃが
あらかじめ設定された電圧ＶA より小さな場合は電源電
圧Ｖｃｃを出力し、電源電圧Ｖｃｃが電圧ＶA 以上の場
合は“０”を出力する。インバータ１１はインバータ１
０の反転出力を行なう。従って、インバータ１１は、電
源電圧Ｖｃｃがあらかじめ設定された電圧ＶA より小さ
な場合は電源電圧“０”を出力し、電源電圧Ｖｃｃが電
圧ＶA 以上の場合は電源電圧Ｖｃｃを出力する。つま
り、図２に示すように、電源電圧Ｖｃｃが電圧ＶA とな
るまでインバータ１１から出力される電源電圧Ｖｃｃ１
は“０”であり、電源電圧Ｖｃｃが電圧ＶA を越えると
電源電圧Ｖｃｃ１は電源電圧Ｖｃｃに追従することにな
る。The operation of the above arrangement will be described below with reference to the output characteristic diagram of FIG. Now, assume that the power supply voltage Vcc rises linearly at the time of its rise. The inverter 10 outputs the power supply voltage Vcc when the power supply voltage Vcc is lower than a preset voltage V A , and outputs “0” when the power supply voltage Vcc is equal to or higher than the voltage V A. The inverter 11 is the inverter 1
Inverted output of 0 is performed. Therefore, the inverter 11 outputs the power supply voltage “0” when the power supply voltage Vcc is lower than the preset voltage V A, and outputs the power supply voltage Vcc when the power supply voltage Vcc is equal to or higher than the voltage V A. That is, as shown in FIG. 2, the power supply voltage Vcc1 output from the inverter 11 until the power supply voltage Vcc becomes the voltage V A.
Is "0", and when the power supply voltage Vcc exceeds the voltage V A , the power supply voltage Vcc1 follows the power supply voltage Vcc.
【００１８】図３は、本発明の一実施例に係る、半導体
装置に適用されるラッチ回路の回路図である。図３にお
いて示すように、リーク抵抗ＲL 、容量ＣA1、容量
ＣB1、抵抗ＲB1、インバータ７２等のラッチ回路を構成
する電源電圧ライン２０側の素子は、全て、図１の電圧
発生部からの電源電圧Ｖｃｃ１が供給される。そして、
このラッチ回路のラッチ回路出力Ｓは、電源電圧Ｖｃｃ
が供給されるバッファ回路７４を通じて、出力電圧Ｖ
out として出力される。FIG. 3 is a circuit diagram of a latch circuit applied to a semiconductor device according to an embodiment of the present invention. As shown in FIG. 3, all elements on the side of the power supply voltage line 20 constituting the latch circuit such as the leak resistance R L , the capacitance C A1 , the capacitance C B1 , the resistor R B1 , and the inverter 72 are the voltage generation unit of FIG. Is supplied with the power supply voltage Vcc1. And
The latch circuit output S of this latch circuit is the power supply voltage Vcc.
Through the buffer circuit 74 to which the output voltage V
It is output as out.
【００１９】以上のような構成において、半導体装置へ
の電源投入時に、電源電圧Ｖｃｃが電圧ＶA に達するま
では、図１の回路から出力される電源電圧Ｖｃｃは
“０”である。したがって、ラッチ回路のラッチ回路出
力Ｓ１（Ｓ２）も不確定のままである。そして、電源電
圧Ｖｃｃが更に上昇し、電圧ＶA に達すると、電源電圧
Ｖｃｃ１が急速に立ち上がり、ノード１２の充電の時定
数に関係なく、ノード１３のノード電圧Ｖ１３は、容量
ＣB1と容量ＣB2の分圧によって、 Ｖ１３＝Ｖｃｃ１・ＣB1／（ＣB1＋ＣB2） …（１） で決定される。つまり、電源電圧Ｖｃｃの立ち上がり時
間に無関係に、ノード１３は、レベル“１”にセットさ
れることになる。In the above structure, when the semiconductor device is powered on, the power supply voltage Vcc output from the circuit of FIG. 1 is "0" until the power supply voltage Vcc reaches the voltage V A. Therefore, the latch circuit output S1 (S2) of the latch circuit also remains uncertain. Then, when the power supply voltage Vcc further rises and reaches the voltage V A , the power supply voltage Vcc1 rises rapidly, and the node voltage V13 of the node 13 has the capacitance C B1 and the capacitance C B irrespective of the charging time constant of the node 12. Depending on the partial pressure of B2 , V13 = Vcc1C B1 / (C B1 + C B2 ) ... (1) That is, the node 13 is set to the level "1" regardless of the rise time of the power supply voltage Vcc.
【００２０】図４は、ラッチ回路の他の例を示す回路図
である。図４において示すように、インバータ１４から
の信号は、ヒューズ１５からノード１８を通じて、出力
論理回路１７に与えられ、出力電圧Ｖout を得ることが
できる。しかし、ヒューズ１５を切断すると、抵抗ＲA
とラッチ回路１６の作用により、ノード１８のレベルが
確定する。この場合も、ラッチ回路１６の電源電圧とし
て電源電圧Ｖｃｃ１を供給しておき、出力論理回路１７
には電源電圧Ｖｃｃを供給することにより、ラッチ回路
１６の誤セットによるファンクションエラーを防止する
ことができる。FIG. 4 is a circuit diagram showing another example of the latch circuit. As shown in FIG. 4, the signal from the inverter 14 is applied to the output logic circuit 17 from the fuse 15 through the node 18, and the output voltage V out can be obtained. However, if the fuse 15 is cut, the resistance R A
By the action of the latch circuit 16, the level of the node 18 is determined. Also in this case, the power supply voltage Vcc1 is supplied as the power supply voltage of the latch circuit 16, and the output logic circuit 17
By supplying the power supply voltage Vcc to the circuit, it is possible to prevent a function error due to an erroneous setting of the latch circuit 16.
【００２１】なお、上記実施例では半導体回路とてリダ
ンダンシーによるアドレスプログラムの場合を例示した
が、本発明はプログラマブルな機能をラッチ回路により
実現するような構成であればどのような目的のものであ
っても効果的に適用することができる。In the above embodiment, the case of address programming by redundancy as a semiconductor circuit has been illustrated, but the present invention has any purpose as long as it has a configuration in which a programmable function is realized by a latch circuit. However, it can be applied effectively.
【００２２】[0022]
【発明の効果】以上述べたように、本発明によれば、プ
ログラマブルな機能をラッチ回路によって実現している
半導体装置において、電源電圧を検出し、その電源電圧
が一定の電圧に達するまではラッチ回路に“０”電圧を
与え、電源電圧が一定の電圧以上になった場合はラッチ
回路に電源電圧と同じ電圧を与えるようにしたので、電
源立ち上げ時のラッチ回路の誤動作によるファンクショ
ンエラーを防止できる。As described above, according to the present invention, in a semiconductor device in which a programmable function is realized by a latch circuit, a power supply voltage is detected and latched until the power supply voltage reaches a certain voltage. The "0" voltage is applied to the circuit, and when the power supply voltage exceeds a certain voltage, the same voltage as the power supply voltage is applied to the latch circuit, preventing the function error due to the malfunction of the latch circuit at power-on. it can.
【図１】本発明の一実施例に係る半導体装置に適用され
る電圧発生部のブロック図。FIG. 1 is a block diagram of a voltage generator applied to a semiconductor device according to an embodiment of the present invention.
【図２】図１の構成の動作を説明するための動作特性
図。FIG. 2 is an operational characteristic diagram for explaining the operation of the configuration of FIG.
【図３】本発明の一実施例に係る半導体装置に適用され
るラッチ回路の回路図。FIG. 3 is a circuit diagram of a latch circuit applied to a semiconductor device according to an embodiment of the present invention.
【図４】本発明の一実施例に係る半導体装置に適用され
るラッチ回路の他の例を示す回路図。FIG. 4 is a circuit diagram showing another example of a latch circuit applied to a semiconductor device according to an embodiment of the present invention.
【図５】一般的な半導体装置のブロック図。FIG. 5 is a block diagram of a general semiconductor device.
【図６】従来の半導体装置に適用されるラッチ回路の構
成を示す回路図。FIG. 6 is a circuit diagram showing a configuration of a latch circuit applied to a conventional semiconductor device.
【図７】図６の構成の動作を説明するための動作特性
図。7 is an operation characteristic diagram for explaining the operation of the configuration of FIG.
１ スペアデコーダ ２ バッファ ３ ノーマルデコーダ ４１、４２ ヒューズ ５ プログラム回路 ６ スペアイネーブル回路 ５１、６１ トランジスタ ５２、６２ インバータ １９ 選択回路 ７１ ヒューズ ７２ インバータ ７３ トランジスタ ８、９、１０、１１ インバータ １２、１３、１８ ノード １４ インバータ １５ ヒューズ １６ ラッチ回路 １７ 出力論理回路 ２０ 電源電圧ライン 1 Spare Decoder 2 Buffer 3 Normal Decoder 41, 42 Fuse 5 Program Circuit 6 Spare Enable Circuit 51, 61 Transistor 52, 62 Inverter 19 Selection Circuit 71 Fuse 72 Inverter 73 Transistor 8, 9, 10, 11 Inverter 12, 13, 18 Node 14 Inverter 15 Fuse 16 Latch circuit 17 Output logic circuit 20 Power supply voltage line
Claims (1)
グ回路と、 前記ラッチ回路に電圧を供給する電圧発生回路であっ
て、電源電圧が所定値以下のときには前記電圧として接
地電位を供給し、所定値以上のときには前記電圧として
前記電源電圧を供給する、電圧発生回路と、を備えるこ
とを特徴とする半導体装置。Claim: What is claimed is: 1. An address programming circuit having a latch circuit, and a voltage generating circuit for supplying a voltage to the latch circuit, wherein a ground potential is supplied as the voltage when a power supply voltage is a predetermined value or less. And a voltage generation circuit that supplies the power supply voltage as the voltage when the voltage is equal to or higher than a predetermined value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178063A JPH0528793A (en) | 1991-07-18 | 1991-07-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178063A JPH0528793A (en) | 1991-07-18 | 1991-07-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528793A true JPH0528793A (en) | 1993-02-05 |
Family
ID=16041965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178063A Pending JPH0528793A (en) | 1991-07-18 | 1991-07-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528793A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11753103B2 (en) | 2019-12-19 | 2023-09-12 | Kawasaki Motors, Ltd. | Straddle vehicle |
-
1991
- 1991-07-18 JP JP3178063A patent/JPH0528793A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11753103B2 (en) | 2019-12-19 | 2023-09-12 | Kawasaki Motors, Ltd. | Straddle vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5619469A (en) | Fuse redundancy circuitry for a semiconductor memory device | |
| US4614881A (en) | Integrated semiconductor circuit device for generating a switching control signal using a flip-flop circuit including CMOS FET's and flip-flop setting means | |
| KR100302589B1 (en) | Start-up circuit for voltage reference generator | |
| JPH10199278A (en) | Repair fuse circuit for flash memory device | |
| JP3945858B2 (en) | Semiconductor memory device | |
| JP3797856B2 (en) | Integrated circuit fuse option circuit and method | |
| US5497117A (en) | Input sense circuit having selectable thresholds | |
| US5821787A (en) | Power-on reset circuit with well-defined reassertion voltage | |
| EP0475764A2 (en) | Redundant decoder circuit | |
| US4621346A (en) | Low power CMOS fuse circuit | |
| US5293564A (en) | Address match scheme for DRAM redundancy scheme | |
| US5825698A (en) | Redundancy decoding circuit for a semiconductor memory device | |
| US20020017943A1 (en) | Voltage level converter circuit improved in operation reliability | |
| JPH0528793A (en) | Semiconductor device | |
| KR100232892B1 (en) | Power-up signal generating circuit | |
| US6751148B2 (en) | Circuit for generating control signal using make-link type fuse | |
| JP3213621B2 (en) | Programmable reference circuit | |
| KR100269619B1 (en) | Low voltage detection circuit | |
| JPH02168500A (en) | Semiconductor memory device | |
| KR940008210B1 (en) | Memory redundant circuit | |
| KR100728946B1 (en) | Redundancy circuit in semiconductor memory device | |
| KR100361531B1 (en) | Repair circuit | |
| KR100376871B1 (en) | Power-up signal generator | |
| KR100245274B1 (en) | Redundant predecoder circuit of sram | |
| KR100214274B1 (en) | Data output buffer for semiconductor memory device |