JPH052869A - Storage element - Google Patents
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- JPH052869A JPH052869A JP3153665A JP15366591A JPH052869A JP H052869 A JPH052869 A JP H052869A JP 3153665 A JP3153665 A JP 3153665A JP 15366591 A JP15366591 A JP 15366591A JP H052869 A JPH052869 A JP H052869A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は記憶素子に関し、特に電
気的情報を記憶する記憶素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage element, and more particularly to a storage element that stores electrical information.
【０００２】[0002]
【従来の技術】従来のこの種の記憶素子としては、図４
（ａ）〜（ｄ）に示すように、コンデンサＣ１１とスイ
ッチング用のトランジスタＱ１１とで形成され情報をコ
ンデンサＣ１１に電荷量で蓄積する１トランジスタ１キ
ャパシタ型，ダイナミック型の記憶素子ＭＣ１１、２つ
のインバータＩＶ１１，ＩＶ１２と２つのスイッチング
用のトランジスタＱ１２，Ｑ１３とで形成されフリップ
フロップ型，スタティック型の記憶素子ＭＣ１２、拡散
層の状態でエンハンスメント型，ディプレッション型と
することにより情報を記憶する書換え不能で不揮発性の
記憶素子ＭＣ１３〜ＭＣ１５、及び制御ゲート電極Ｇ
１，浮遊ゲート電極Ｇ２を備え浮遊ゲート電極Ｇ２に蓄
積される電荷量で情報を記憶する書換え可能で不揮発性
の記憶素子ＭＣ１６等がある。2. Description of the Related Art A conventional memory element of this type is shown in FIG.
As shown in (a) to (d), one-transistor / one-capacitor type memory element MC11, which is formed of a capacitor C11 and a switching transistor Q11 and accumulates information in the capacitor C11 by a charge amount, two inverters IV11, IV12 and two switching transistors Q12, Q13, which are flip-flop type, static type storage element MC12, and enhancement type and depletion type in the diffusion layer state, which are non-rewritable and nonvolatile. Storage elements MC13 to MC15 and control gate electrode G
1. There is a rewritable and non-volatile memory element MC16 or the like that includes a floating gate electrode G2 and stores information by the amount of charge accumulated in the floating gate electrode G2.
【０００３】これら記憶素子はすべて、２値の情報を記
憶するものであった。All of these storage elements store binary information.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の記憶素
子は、２値の情報を記憶する構成となっているので、記
憶装置に組込んだとき、この記憶装置に記憶する情報量
が増大すると記憶素子数が増大するという欠点があり、
また図４（ａ）の例ではリフレッシュが必要となり、図
４（ｂ）の例では回路素子数が多くなり、図４（ｃ）の
例では情報の書換えができないという欠点があった。Since the above-described conventional storage element is configured to store binary information, when incorporated in a storage device, if the amount of information stored in this storage device increases. There is a drawback that the number of memory elements increases,
Further, in the example of FIG. 4A, refresh is necessary, in the example of FIG. 4B, the number of circuit elements is large, and in the example of FIG. 4C, there is a drawback that information cannot be rewritten.
【０００５】本発明の目的は、記憶装置の記憶容量増大
に対する記憶素子数の増大を抑え、かつリフレッシュが
不要で回路素子数も少なく、情報の書換えが容易な記憶
素子を提提することにある。An object of the present invention is to provide a storage element which suppresses an increase in the number of storage elements with respect to an increase in storage capacity of a storage device, does not require refreshing, has a small number of circuit elements, and can easily rewrite information. .
【０００６】[0006]
【課題を解決するための手段】第１の発明の記憶素子
は、第１の制御信号を入力する第１のゲート電極と、ソ
ース電極及びドレイン電極と、これらソース電極及びド
レイン電極と前記第１のゲート電極との間に形成された
第２のゲート電極とを備えた第１のトランジスタと、ソ
ース電極及びドレイン電極の一方を前記第１のトランジ
スタの第２のゲート電極と接続しゲート電極に第２の制
御信号を入力してオン，オフする第２のトランジスタ
と、ソース電極及びドレイン電極の一方を前記第１のト
ランジスタのソース電極及びドレイン電極の一方と接続
しゲート電極に第３の制御信号を入力してオン，オフす
る第３のトランジスタとを有している。According to another aspect of the present invention, there is provided a memory element including a first gate electrode for inputting a first control signal, a source electrode and a drain electrode, the source electrode and the drain electrode, and the first electrode. A first transistor having a second gate electrode formed between the first gate electrode and the second gate electrode, and one of the source electrode and the drain electrode is connected to the second gate electrode of the first transistor to form a gate electrode. A second transistor which is turned on / off by inputting a second control signal, and one of a source electrode and a drain electrode is connected to one of a source electrode and a drain electrode of the first transistor, and a gate electrode is controlled by a third And a third transistor which is turned on and off by inputting a signal.
【０００７】第２の発明の記憶素子は、一端に第１の制
御信号を入力するコンデンサと、ゲート電極を前記コン
デンサの他端と接続する第１のトランジスタと、ソース
電極及びドレイン電極の一方を前記第１のトランジスタ
のゲート電極と接続しゲート電極に第２の制御信号を入
力してオン，オフする第２のトランジスタと、ソース電
極及びドレイン電極の一方を前記第１のトランジスタの
ソース電極及びドレイン電極の一方と接続しゲート電極
に第３の制御信号を入力してオン，オフする第３のトラ
ンジスタとを有している。According to another aspect of the present invention, there is provided a memory element, which comprises a capacitor for inputting a first control signal to one end, a first transistor for connecting a gate electrode to the other end of the capacitor, and one of a source electrode and a drain electrode. A second transistor which is connected to the gate electrode of the first transistor and is turned on and off by inputting a second control signal to the gate electrode; and one of a source electrode and a drain electrode, which is the source electrode of the first transistor, A third transistor which is connected to one of the drain electrodes and is turned on / off by inputting a third control signal to the gate electrode.
【０００８】[0008]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【０００９】図１は本発明の第１の実施例を示す回路図
である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【００１０】この実施例は、第１の制御信号ＣＮＴ１を
入力する第１のゲート電極Ｇ１と、ソース電極及びドレ
イン電極と、これらソース電極及びドレイン電極と第１
のゲート電極Ｇ１との間に形成された第２のゲート電極
Ｇ２とを備えた第１のトランジスタＱ１と、ソース電極
及びドレイン電極の一方を第１のトランジスタＱ１の第
２のゲート電極Ｇ２と接続しゲート電極に第２の制御信
号ＣＮＴ２を入力してオン，オフする第２のトランジス
タＱ２と、ソース電極及びドレイン電極の一方を第１の
トランジスタＱ１のソース電極及びドレイン電極の一方
と接続しゲート電極に第３の制御信号ＣＮＴ３を入力し
てオン，オフする第３のトランジスタとを有する構成と
なっている。In this embodiment, a first gate electrode G1 for inputting a first control signal CNT1, a source electrode and a drain electrode, a source electrode and a drain electrode, and a first electrode
A first transistor Q1 having a second gate electrode G2 formed between the first gate electrode G1 and the second gate electrode G1, and one of a source electrode and a drain electrode connected to the second gate electrode G2 of the first transistor Q1. A second transistor Q2 that turns on and off by inputting a second control signal CNT2 to the gate electrode, and one of the source electrode and the drain electrode is connected to one of the source electrode and the drain electrode of the first transistor Q1 and the gate is connected. It is configured to have a third transistor that is turned on / off by inputting the third control signal CNT3 to the electrode.
【００１１】次にこの実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００１２】トランジスタＱ２が導通状態になるような
制御信号ＣＮＴ２をそのゲート電極に与えると、書込デ
ータＤｗ１が低レベルの場合、ゲート電極Ｇ２の電荷は
クリアされて初期状態となり、書込データＤｗ１が高レ
ベルの場合には正の電荷がゲート電極Ｇ２に蓄えられる
（第１の書込状態）。When a control signal CNT2 for turning on the transistor Q2 is applied to its gate electrode, when the write data Dw1 is at a low level, the charge of the gate electrode G2 is cleared to the initial state, and the write data Dw1. Is high level, positive charges are stored in the gate electrode G2 (first writing state).
【００１３】その後、トランジスタＱ２が非導通になる
ような制御信号ＣＮＴ２をゲート電極に与えれば情報が
保持される。またトランジスタＱ３が導通状態になるよ
うな制御信号ＣＮＴ３をそのゲート電極に与え、制御信
号ＣＮＴ２でトランジスタＱ２を非導通にしておき、書
込データＤｗ２と制御信号ＣＮＴ１とを高電圧にする
と、ホットエレクトロン注入によってゲート電極Ｇ２に
負の電荷が蓄えられる（第２の書込状態）。After that, if a control signal CNT2 for turning off the transistor Q2 is applied to the gate electrode, the information is held. Further, when a control signal CNT3 that makes the transistor Q3 conductive is applied to its gate electrode, the transistor Q2 is made non-conductive by the control signal CNT2, and the write data Dw2 and the control signal CNT1 are set to a high voltage, hot electrons are generated. Negative charges are stored in the gate electrode G2 by the injection (second write state).
【００１４】以上の動作により、ゲート電極Ｇ２に電荷
がない、正の電荷がある、負の電荷がある、という３つ
の情報を保持することができる。By the above operation, it is possible to retain three pieces of information that the gate electrode G2 has no charge, has positive charge, and has negative charge.
【００１５】これらの情報は次のようにして読出すこと
ができる。まず制御信号ＣＮＴ３によりトランジスタＱ
３を導通状態にする。制御信号ＣＮＴ１を高レベルから
低レベル、又は低レベルから高レベルへと変化させた場
合、トランジスタＱ１は常に導通、常に非導通、導通→
非導通もしくは非導通→導通と変化する、のいずれかの
状態となり、ゲート電極Ｇ２に保持された３値の情報を
判別することができる。These pieces of information can be read as follows. First, the control signal CNT3 causes the transistor Q
3 is made conductive. When the control signal CNT1 is changed from a high level to a low level or from a low level to a high level, the transistor Q1 is always conductive, always non-conductive, conductive →
Either the non-conduction state or the non-conduction state changes to the conduction state, and the three-valued information held in the gate electrode G2 can be discriminated.
【００１６】すなわち３値の情報を記憶することができ
る。従って、２値から３値になった分だけ、記憶装置に
組込んだときの記憶素子数を低減することができる。ま
たリフレッシュの必要がなく、図４（ｂ）より回路素子
数が少なく、しかも情報の書換えも容易である。That is, ternary information can be stored. Therefore, the number of storage elements when incorporated in a storage device can be reduced by the amount of change from binary to ternary. Further, there is no need for refreshing, the number of circuit elements is smaller than that in FIG. 4B, and information can be easily rewritten.
【００１７】図２は本発明の第２の実施例を示す回路図
である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【００１８】この実施例は、第１の実施例のトランジス
タＱ１の部分をトランジスタＱ４とコンデンサＣ１とで
置換えたもので、基本的な動作及び効果は第１の実施例
と同様である。In this embodiment, the transistor Q1 portion of the first embodiment is replaced with a transistor Q4 and a capacitor C1, and the basic operation and effect are similar to those of the first embodiment.
【００１９】図３は本発明の第３の実施例を示す回路図
である。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
【００２０】この実施例は第１の実施例の記憶素子を２
つ直列に接続し、かつこれら２つの記憶素子に対する書
込み、読出しができるようにしたものである。In this embodiment, two memory elements of the first embodiment are used.
The two storage elements are connected in series and writing and reading can be performed on these two storage elements.
【００２１】動作は次の通りである。The operation is as follows.
【００２２】制御信号ＣＮＴ２を高レベルにして制御信
号ＣＮＴ１−１又はＣＮＴ１−２を高レベルにする。ト
ランジスタＱ２−１又はＱ２−２が導通状態となり、書
込データＤｗ１が高レベルであればトランジスタＱ１−
１又はＱ１−２が書込状態となり、書込データＤｗ１が
低レベルであればトランジスタＱ１−１又はＱ１−２が
初期状態になり、情報を蓄えることができる。The control signal CNT2 is set to high level and the control signal CNT1-1 or CNT1-2 is set to high level. If the transistor Q2-1 or Q2-2 becomes conductive and the write data Dw1 is at high level, the transistor Q1-
If 1 or Q1-2 is in the write state and the write data Dw1 is at the low level, the transistor Q1-1 or Q1-2 is in the initial state and information can be stored.
【００２３】読出し時には制御信号ＣＮＴ３によりトラ
ンジスタＱ３を導通状態にする。トランジスタＱ１−
１，Ｑ１−２がＮ型トランジスタの場合、制御信号ＣＮ
Ｔ１−１，ＣＮＴ１−２のうち選択した方を低レベル、
他方を高レベルにすると、トランジスタＱ１−１，Ｑ１
−２のうち非選択の方は導通状態となり、選択された方
は第２のゲート電極の状態によって導通か非導通とな
る。これをトランジスタＱ３を介して判定して情報の読
出しを行う。At the time of reading, the transistor Q3 is rendered conductive by the control signal CNT3. Transistor Q1-
1 and Q1-2 are N-type transistors, the control signal CN
Select the lower one of T1-1 and CNT1-2,
When the other is set to high level, the transistors Q1-1 and Q1
-2, the non-selected one becomes conductive, and the selected one becomes conductive or non-conductive depending on the state of the second gate electrode. This is judged through the transistor Q3 to read information.
【００２４】この実施例では、トランジスタＱ３が共用
となるので、回路素子数を低減することができる。In this embodiment, since the transistor Q3 is shared, the number of circuit elements can be reduced.
【００２５】これら実施例における記憶素子の製造は、
現存の製造工程等を何ら変えることなく実施することが
できる。The manufacture of the memory element in these examples is as follows.
It can be implemented without changing the existing manufacturing process.
【００２６】[0026]
【発明の効果】以上説明したように本発明は、第１のト
ランジスタの第２のゲート電極、又は第１のトランジス
タのゲート電極とコンデンサとの接続点に蓄積される電
荷を制御する構成とすることにより、３値の情報を記憶
することができるので２値から３値になった分だけ記憶
装置の記憶素子数を低減することができ、しかもリフレ
ッシュの必要がなく回路素子も少なくて書換え容易な記
憶素子を得ることができる効果がある。As described above, the present invention is configured to control the charge accumulated at the second gate electrode of the first transistor or the connection point between the gate electrode of the first transistor and the capacitor. As a result, since three-valued information can be stored, the number of storage elements in the storage device can be reduced by the amount of change from two-valued to three-valued information. Moreover, refreshing is not necessary and the number of circuit elements is small, which facilitates rewriting. There is an effect that various storage elements can be obtained.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】本発明の第３の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
【図４】従来の記憶素子の第１〜第４の例を示す回路図
である。FIG. 4 is a circuit diagram showing first to fourth examples of conventional memory elements.
ＡＧ１，ＡＧ２ ＡＮＤゲート
Ｃ１，Ｃ２ コンデンサ
ＩＶ１１，ＩＶ１２ インバータ
ＭＣ１１，ＭＣ１６ 記憶素子
Ｑ１，Ｑ１−１，Ｑ１−２，Ｑ２，Ｑ２−１，Ｑ２−
２，Ｑ３，Ｑ４，Ｑ１１〜Ｑ１３ トランジスタAG1, AG2 AND gates C1, C2 Capacitors IV11, IV12 Inverters MC11, MC16 Storage elements Q1, Q1-1, Q1-2, Q2, Q2-1, Q2-
2, Q3, Q4, Q11 to Q13 transistors
Claims (2)
電極と、ソース電極及びドレイン電極と、これらソース
電極及びドレイン電極と前記第１のゲート電極との間に
形成された第２のゲート電極とを備えた第１のトランジ
スタと、ソース電極及びドレイン電極の一方を前記第１
のトランジスタの第２のゲート電極と接続しゲート電極
に第２の制御信号を入力してオン，オフする第２のトラ
ンジスタと、ソース電極及びドレイン電極の一方を前記
第１のトランジスタのソース電極及びドレイン電極の一
方と接続しゲート電極に第３の制御信号を入力してオ
ン，オフする第３のトランジスタとを有することを特徴
とする記憶素子。1. A first gate electrode for inputting a first control signal, a source electrode and a drain electrode, and a second gate electrode formed between the source electrode and the drain electrode and the first gate electrode. A first transistor having a gate electrode and one of a source electrode and a drain electrode
A second transistor connected to the second gate electrode of the transistor and turning on / off by inputting a second control signal to the gate electrode; and one of a source electrode and a drain electrode of the first transistor and the source electrode of the first transistor. A memory element comprising a third transistor which is connected to one of drain electrodes and is turned on / off by inputting a third control signal to a gate electrode.
ンサと、ゲート電極を前記コンデンサの他端と接続する
第１のトランジスタと、ソース電極及びドレイン電極の
一方を前記第１のトランジスタのゲート電極と接続しゲ
ート電極に第２の制御信号を入力してオン，オフする第
２のトランジスタと、ソース電極及びドレイン電極の一
方を前記第１のトランジスタのソース電極及びドレイン
電極の一方と接続しゲート電極に第３の制御信号を入力
してオン，オフする第３のトランジスタとを有すること
を特徴とする記憶素子。2. A capacitor for inputting a first control signal to one end, a first transistor for connecting a gate electrode to the other end of the capacitor, and one of a source electrode and a drain electrode for the gate of the first transistor. A second transistor connected to the electrode and turned on / off by inputting a second control signal to the gate electrode, and one of the source electrode and the drain electrode is connected to one of the source electrode and the drain electrode of the first transistor. A memory element having a third transistor which is turned on and off by inputting a third control signal to a gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15366591A JP2602373B2 (en) | 1991-06-26 | 1991-06-26 | Storage element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15366591A JP2602373B2 (en) | 1991-06-26 | 1991-06-26 | Storage element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052869A true JPH052869A (en) | 1993-01-08 |
| JP2602373B2 JP2602373B2 (en) | 1997-04-23 |
Family
ID=15567505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15366591A Expired - Lifetime JP2602373B2 (en) | 1991-06-26 | 1991-06-26 | Storage element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602373B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021099895A (en) * | 2009-11-06 | 2021-07-01 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2022518712A (en) * | 2019-01-21 | 2022-03-16 | アトラス パワー テクノロジーズ インコーポレイテッド | Systems and methods for the storage, processing and communication of bidirectional electrical information |
-
1991
- 1991-06-26 JP JP15366591A patent/JP2602373B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021099895A (en) * | 2009-11-06 | 2021-07-01 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2022518712A (en) * | 2019-01-21 | 2022-03-16 | アトラス パワー テクノロジーズ インコーポレイテッド | Systems and methods for the storage, processing and communication of bidirectional electrical information |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2602373B2 (en) | 1997-04-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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