JPH05282876A

JPH05282876A - 半導体記憶装置

Info

Publication number: JPH05282876A
Application number: JP7771392A
Authority: JP
Inventors: Makoto Ihara; 誠伊原; Toshio Mitsumoto; 敏雄三本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-03-31
Filing date: 1992-03-31
Publication date: 1993-10-29
Anticipated expiration: 2013-12-09
Also published as: JP2834364B2

Abstract

(57)【要約】【目的】Ｄ−ＲＡＭのメモリセルをＲＯＭとして使用
することができ、ＲＯＭ領域とＲＡＭ領域が同一チップ
上に混在する全く新しいタイプの半導体記憶装置を実現
する。【構成】メモリセルを、それぞれメモリセル・トラン
ジスタとキャパシタとを有する第１のメモリセル３４
と、第２のメモリセル３５とで構成し、かつ第２のメモ
リセル３５のメモリセル・トランジスタ３５ａとキャパ
シタ３５ｂとを実質的に電気的非接続状態とする。そし
て、第１のメモリセル３４又は第２のメモリセル３５が
接続されるビット線４７（又は４８）をＶｃｃ電位であ
る第２の基準電位にプリチャージするビット線プリチャ
ージ信号発生回路４４および第１のメモリセル３４のメ
モリセル・トランジスタ３４ｂのデータ記憶ノードをＧ
ＮＤ電位である第３の基準電位に初期化する初期化手段
を設ける。初期化手段の初期化動作が行われた後に、読
み出し動作を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｄ−ＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
のメモリセルをＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏ
ｒｙ）として使用する半導体記憶装置に関する。

【０００２】

【従来の技術】図１９は従来のＤ−ＲＡＭのメモリセル
・アレイの一つ（以下メモリ・ブロックという）４２お
よびその駆動回路を例示する。このメモリ・ブロック４
２は、センスアンプ３７、第１のダミー・セル３６、第
２のダミー・セル３６およびメモリセル３４を有する。
図中４７、４８は一対のビット線を示し、また、４３は
ビット線１組を示す。なお、図１９では、ビット線、メ
モリセルの配置を従来公知の折り返しビット線方式とし
ているが、従来公知のオープンビット線方式としても以
下で述べる内容に変わりはない。

【０００３】キャパシタ３４ｂのメモリセル・トランジ
スタ３４ａ側に接続される第１の端子はデータ記憶ノー
ドであり、他方の第２の端子２５は基準電位の１／２Ｖ
ｃｃに設定される。

【０００４】このような構成において、センスアンプ３
７にはセンスアンプ駆動回路４５が接続されている。ま
た、第１のダミー・セル３６は、第１のダミー・ワード
線２８とビット線４８とが交差する部分に配置され、第
２のダミー・セル３６は、第２のダミー・ワード線２９
とビット線４７とが交差する部分に配置されている。第
１のダミー・ワード線２８および第２のダミー・ワード
線２９にはダミー・ワード線制御回路２７から出力信号
が与えられ、またワード線３０、３１、３２、３３…に
は行デコード回路２３から出力信号が与えられるように
なっている。また、駆動回路として、他に列デコード回
路２４、タイミング・パルス発生回路２２、ビット線プ
リチャージ信号発生回路４４および書き込み回路４９が
設けられている。以下に上記回路素子の動作を説明す
る。

【０００５】タイミング・パルス発生回路２２には、Ｒ
ＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｖｅ）信号１
６（アクティブ・ハイとする）が入力されるようになっ
ており、このＲＡＳ信号１６を受けてタイミング・パル
ス発生回路２２は列デコード回路２４、センスアンプ駆
動回路４５、ビット線プリチャージ信号発生回路４４、
ダミー・ワード線制御回路２７および行デコード回路２
３を以下のようにして制御する。

【０００６】列デコード回路２４は、列アドレス信号１
２とタイミング・パルス発生回路２２からのパルス信号
を受けて、外部入力された列アドレスをデコードし、し
かるべきタイミングで、外部入力された列アドレスに対
応する列アドレス選択信号４６を”Ｈ”レベル（＝ハイ
レベル）にする。

【０００７】また、行デコード回路２３は、行アドレス
信号１７とタイミング・パルス発生回路２２からのパル
ス信号を受けて、行アドレスをデコードし、しかるべき
タイミングで、行アドレスに対応するワード線３０、３
１、３２、３３…の内の１本を選択的に立ち上げる。こ
の例では、ワード線３０、３２、…は、図番２０で示さ
れ、ダミー・ワード線制御回路２７に与えられる最下位
行アドレスＲＡ０が”Ｌ”レベル（＝ローレベル＝”
０”）の時に選択され、ワード線３１、３３、…は、最
下位行アドレス信号ＲＡ０が”Ｈ”レベル（＝”１”）
の時に選択されるようになっている。

【０００８】センスアンプ駆動回路４５は、タイミング
・パルス発生回路２２からのパルス信号を受けて、セン
スアンプ３７を構成するＮＭＯＳトランジスタ３７ａ、
３７ａおよびＰＭＯＳトランジスタ３７ｂ、３７ｂを以
下のようにして駆動する。すなわち、しかるべきタイミ
ングでＮＭＯＳトランジスタ３７ａ、３７ａに与えられ
るＮＭＯＳセンスアンプ駆動信号１３を１／２Ｖｃｃレ
ベルから”Ｌ”レベルに立ち下げ、ＰＭＯＳトランジス
タ３７ｂ、３７ｂに与えられるＰＭＯＳセンスアンプ駆
動信号１４を１／２Ｖｃｃレベルから”Ｈ”レベルに立
ち上げる。

【０００９】ダミー・ワード線制御回路２７は、タイミ
ング・パルス発生回路２２からのパルス信号と、上記の
最下位行アドレス信号ＲＡ０（２０）を受けて、最下位
行アドレスＲＡ０がＲＡ０＝”Ｌ”レベルの時に、第２
のダミー・ワード線２９を立ち上げ、ＲＡ０＝”Ｈ”レ
ベルの時に第１のダミー・ワード線２８を立ち上げる。
第１のダミー・ワード線２８が立ち上げられると、第１
のダミー・セル３６が選択され、第２のダミー・ワード
線２９が立ち上げられると、第２のダミー・セル３６が
選択される。ここで、第１、第２のダミー・セル３６、
３６の選択は、具体的には、図２０に示すように、メモ
リセル・トランジスタ３４ａがつながっていない方のビ
ット線４８（又はビット線４７）にダミー・セル３６が
つながるように選択される。

【００１０】上記の第１のダミー・セル３６は以下の役
割を有する。すなわち、ワード線３０（又は３２）の立
ち上がりによって、一方のビット線４７に接続されたメ
モリセル３４のメモリセル・トランジスタ３４ａのゲー
ト・ソース間の寄生容量を介して、ビット線４７に生じ
るノイズを、他方のビット線４８につながる第２のダミ
ー・セル３６に接続された第２のダミー・ワード線２９
を立ち上げることによって打ち消す役割を有する。

【００１１】同様に、第２のダミー・セル３６は、ワー
ド線３１（又は３３）の立ち上がりによって、ビット線
４８に接続されたメモリセル３４のメモリセル・トラン
ジスタ３４ａのゲート・ソース間の寄生容量を介して、
ビット線４８に生じるノイズを、ビット線４７につなが
る第１のダミー・セル３６に接続された第１のダミー・
ワード線２８を立ち上げることによって打ち消す役割を
有する。

【００１２】ビット線プリチャージ信号発生回路４４
は、タイミング・パルス発生回路２２からのパルス信号
を受けて、しかるべき期間に、ビット線プリチャージ信
号１５を”Ｈ”レベルに立ち上げ、これによりビット線
４７、４８を１／２Ｖｃｃレベルにプリチャージすると
共に、第１、第２のダミー・セル３６、３６のキャパシ
タ３６ｂ、３６ｂに１／２Ｖｃｃレベルを書き込む。

【００１３】書き込み回路４９は、インバータ、ＮＯＲ
ゲート等を備えており、書き込み許可信号（ライト・イ
ネーブル信号、以下ＷＥ信号と言い、アクティブ・ロー
とする。）２１および入力データ１９が与えられると、
列デコード回路２４の出力である列アドレス信号４６に
より選択されたビット線４７、４８に対する書き込みを
行う。すなわち、”Ｌ”レベルのＷＥ信号２１が与えら
れると、第１のＩ／Ｏ線（共通データ線）５０および第
２のＩ／Ｏ線５１を介して、入力データ１９が”Ｈ”レ
ベルであれば選択されたビット線４７、４８に”Ｈ”レ
ベルと”Ｌ”レベルをそれぞれ書き込み、入力データ１
９が”Ｌ”レベルであれば選択されたビット線４７、４
８に”Ｌ”レベルと”Ｈ”レベルをそれぞれ書き込む。

【００１４】次に、図２１に従い上記した回路全体の動
作タイミングを説明する。但し、図示例は、ワード線３
０が選択された場合を示している。このとき、最下位行
アドレス信号ＲＡ０はＲＡ０＝”Ｌ”レベルであり、ダ
ミー・ワード線２９が立ち上がる。また、図２１
（ｅ）、（ｆ）にそれぞれ示すビット線４７、４８の波
形のうち、実線は選択されたメモリセル３４のデータ
が”Ｌ”レベルの場合を示し、破線は選択されたメモリ
セル３４のデータが”Ｈ”レベルの場合を示している。
図２１で示すタイミングでＲＡＳ信号１６がアクティブ
になると、次にビット線プリチャージ信号１５が立ち下
がり（図２１（ｂ）参照）、続いて図２１（ｃ）、
（ｄ）に示すように、ワード線３０および第２のダミー
・ワード線２９がそれぞれ立ち上がる。

【００１５】次に、ＮＭＯＳセンスアンプ駆動信号１３
が立ち下がり（図２１（ｈ）参照）、続いてＰＭＯＳセ
ンスアンプ駆動信号１４が立ち下がるようになってい
る。選択されたメモリセル３４のデータ”１”（”Ｈ”
レベル）の場合、ビット線４７の電位は△Ｖ１だけ上昇
し、選択されたメモリセル３４のデータが”０”（”
Ｌ”レベル）の場合、ビット線４７の電位は同じ△Ｖ１
だけ下降する。このときのビット線電位の変化△Ｖ１
は、ビット線とメモリセルとの容量分割で決まり、よく
知られているように、 △Ｖ１＝（１／２）・Ｖｃｃ・｛ＣＢ・ＣＳ／（ＣＢ＋ＣＳ）｝…（１）である。

【００１６】ここで、ＣＳはメモリセル容量、ＣＢはビ
ット線容量である。このとき、ビット線４７と共通のセ
ンスアンプ３７に接続されているビット線４８の電位は
１／２Ｖｃｃ電位のままであり、リファレンスの役割を
果たす（図１６参照）。

【００１７】データの書き込み動作は、図２１（ｉ）に
示すＷＥ信号２１が”Ｌ”レベルに立ち下がった時点か
ら”Ｈ”レベルに立ち上げられる時点までに行われ、図
２１（ｊ）に示すように書き込み回路４９に与えられる
入力データ１９が”Ｈ”レベルであれば、ビット線４
７、４８が一点鎖線で示すようにそれぞれ”Ｈ”レベ
ル、”Ｌ”レベルとなり、選択されたメモリセル３４
に”Ｈ”レベルのデータが書き込まれる。

【００１８】

【発明が解決しようとする課題】ところで、上記のよう
なＤ−ＲＡＭのメモリセルをＲＯＭとして使用すること
ができれば、ＲＯＭとＲＡＭを１チップに兼ねた半導体
記憶装置を、従来のＤ−ＲＡＭとほとんど同一の製造工
程で製造できる利点がある。

【００１９】しかるに、Ｄ−ＲＡＭのメモリセルをＲＯ
Ｍとして使用できる半導体記憶装置は未だ実現されてい
ないのが現状である。

【００２０】本発明はこのような現状に鑑みてなされた
ものであり、Ｄ−ＲＡＭのメモリセルをＲＯＭとして使
用することができ、ＲＯＭとＲＡＭとを１チップに兼ね
備えた全く新しいタイプの半導体記憶装置を提供するこ
とを目的とする。

【００２１】また、本発明の他の目的は、ＲＯＭメモリ
セルとＲＡＭメモリセルとを同一ビット線上に混在させ
ることが可能で、なおかつ、ＲＯＭメモリセルとＲＡＭ
メモリセルに対して全く同じ読み出し動作が可能な半導
体記憶装置を提供することにある。

【００２２】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のビット線と複数のワード線を有する半導体記
憶装置において、第１端子がデータ記憶ノードであり、
第２端子が第１基準電位であるキャパシタおよびゲート
が該ワード線に接続されると共に、ソース、ドレインの
一方が該ビット線に接続され、かつ該ソース、該ドレイ
ンの他方が該キャパシタの該第１端子に接続されたスイ
ッチング・トランジスタを有する第１メモリセルと、ゲ
ートが該ワード線に接続されたスイッチング・トランジ
スタおよび該ワード線の選択、非選択にかかわらず該ビ
ット線に実質的に電気的に接続されないキャパシタを有
する第２メモリセルとを備えており、そのことにより上
記目的が達成される。

【００２３】好ましくは、前記第２メモリセルの前記ス
イッチング・トランジスタのソースとドレインとが、前
記ゲートに接続している前記ワード線の選択、非選択に
かかわらず、常に導通しないようにする。

【００２４】また、好ましくは、常に導通しないスイッ
チング・トランジスタを設ける代わりに、該スイッチン
グ・トランジスタを省略する。

【００２５】また、好ましくは、前記第２メモリセルの
前記スイッチング・トランジスタのソース、ドレインと
前記キャパシタの前記第１端子とが電気的に接続されな
いようにする。

【００２６】また、好ましくは、前記第２メモリセルの
前記スイッチング・トランジスタのソース、ドレインと
前記ビット線とが電気的に接続されないようにする。

【００２７】また、好ましくは、前記第１メモリセル又
は前記第２メモリセルが接続される前記ビット線を前記
第１基準電位と無関係な第２基準電位にプリチャージす
るプリチャージ手段と、前記第１メモリセルの前記キャ
パシタの前記データ記憶ノードを該第２基準電位とは異
なる第３基準電位に初期化する初期化手段とを備え、該
初期化手段による初期化が行われた後に、読み出し動作
において、前記ワード線の選択により、該第１メモリセ
ルを選択したときにはビット線電位が変化し、該第２メ
モリセルを選択したときにはビット線電位が変化しない
ようにする。また、好ましくは、前記第１メモリセルに
よる前記ビット線の電位変化の約半分の電位変化を該ビ
ット線に生じさせるビット線電位変化手段を設ける。

【００２８】また、好ましくは、前記第１メモリセルお
よび前記第２メモリセルが混在する領域を外部入力デー
タの書き込みから保護する保護手段を設ける。

【００２９】また、好ましくは、前記第１メモリセルお
よび前記第２メモリセルが混在し、前記保護手段により
外部入力データの書き込みから保護された第１の領域
と、該第１メモリセルのみが存在し、書き込みが可能な
第２の領域とを同一基板上に混在させて形成する。

【００３０】また、好ましくは、前記第１の領域をＲＯ
Ｍ領域とし、前記第２の領域をＲＡＭ領域とする。

【００３１】また、本発明の半導体記憶装置は、複数の
ビット線と複数のワード線を有する半導体記憶装置にお
いて、第１端子がデータ記憶ノードであり、第２端子が
第１基準電位であるキャパシタおよびゲートが該ワード
線に接続されると共に、ソース、ドレインの一方が該ビ
ット線に接続され、かつ該ソース、該ドレインの他方が
該キャパシタの該第１端子に接続されたスイッチング・
トランジスタを有する第１メモリセルと、該第１メモリ
セル同様にキャパシタおよびスイッチング・トランジス
タを有し、該キャパシタがその容量が比較的小さい、又
は実質的にゼロとみなせるキャパシタである第３メモリ
セルとを備えており、そのことにより上記目的が達成さ
れる。

【００３２】好ましくは、容量が実質的にゼロとみなせ
るキャパシタを設ける代わりに、該キャパシタを省略す
る。

【００３３】また、好ましくは、前記第１メモリセル又
は前記第３メモリセルが接続される前記ビット線を前記
第１基準電位と無関係な第２基準電位にプリチャージす
るプリチャージ手段と、前記第１メモリセルの前記キャ
パシタの前記データ記憶ノードを該第２基準電位とは異
なる第３基準電位に初期化する初期化手段とを備え、該
初期化手段による初期化が行われた後に、読み出し動作
において、前記ワード線の選択により、該第１メモリセ
ルを選択したときにはビット線電位が変化し、該第３メ
モリセルを選択したときにはビット線電位が変化しない
ようにする。

【００３４】また、好ましくは、前記第１メモリセルに
よる前記ビット線の電位変化の約半分の電位変化を該ビ
ット線に生じさせるビット線電位変化手段を設ける。

【００３５】また、好ましくは、前記第１メモリセルお
よび前記第３メモリセルが混在する領域を外部入力デー
タの書き込みから保護する保護手段を設ける。

【００３６】また、好ましくは、前記第１メモリセルお
よび前記第３メモリセルが混在し、前記保護手段により
書き込みから保護された第３の領域と、該第１メモリセ
ルのみが存在し、書き込みが可能な第４の領域とを同一
基板上に混在させて形成する。

【００３７】また、好ましくは、前記第３の領域をＲＯ
Ｍ領域とし、前記第４の領域をＲＡＭ領域とする。

【００３８】また、好ましくは、各領域が、前記ＲＯＭ
領域と前記ＲＡＭ領域とに任意に選択可能なようにす
る。

【００３９】

【作用】以下に、図１２〜図１８を参照しつつ、初期化
手段によって第１メモリセルのデータ記憶ノードを第２
基準電位と異なる第３基準電位に初期化し、その後に、
読み出し動作を行う請求項６記載の半導体記憶装置を例
にとって、その作用を説明する。

【００４０】ここで、例えば第２基準電位としては、電
源電位Ｖｃｃを、第３基準電位としてはＧＮＤ電位（接
地電位）を用いればよく、また、第１基準電位は第２基
準電位、第３基準電位とは無関係に選べるが、通常は多
くの場合第２基準電位と第３基準電位との中間レベルで
ある１／２Ｖｃｃが用いられる。

【００４１】また、例えばビット線電位変化手段として
は、第１メモリセルと同じようにスイッチング・トラン
ジスタと、キャパシタとを備え、かつビット線プリチャ
ージ信号を受けて１／２Ｖｃｃ電位をデータ記憶ノード
に書き込み可能な従来公知のダミー・セルを用いればよ
い（図１２（ｃ）参照）。

【００４２】まず、上記第１メモリセルのデータ記憶ノ
ードを第３基準電位のＧＮＤ電位に初期化する。この初
期化動作は、例えば通常のＤ−ＲＡＭにおけるデータ”
０”（ＧＮＤ電位）の書き込み動作と全く同じように、
第１メモリセルに対してデータ”０”を書き込むことで
実行できる（図１２（ａ）参照）。また、上記データ”
０”の書き込み動作は、第１メモリセルだけに対して選
択的に行う必要はなく、すべての第１メモリセルおよび
すべての第２メモリセルに対してデータ”０”を書き込
めばよい（図１２（ｂ）参照）。

【００４３】次に、上記プリチャージ手段によって、第
１メモリセル又は第２メモリセルが接続されるビット線
を第２の基準電位にプリチャージする。同時に、ダミー
・セルのデータ記憶ノードに１／２Ｖｃｃ電位を書き込
む（図１２（ｃ）参照）。

【００４４】この状態からワード線によって、第１のメ
モリセルが選択された場合を想定すると、第１メモリセ
ルのデータ記憶ノードとビット線とが電気的に接続され
るので、このビット線は、ビット線と第１メモリセルの
キャパシタとの容量分割によって、ビット線のプリチャ
ージ電位、すなわち第２基準電位と、第１メモリセルの
データ記憶ノードの書き込み電位、すなわち第３基準電
位との中間の電位となる。

【００４５】このときの、ビット線電位の変化△Ｖ２
は、ビット線とメモリセルとの分割容量で決まり、 △Ｖ２＝Ｖｃｃ・｛ＣＢ・ＣＳ／（ＣＢ＋ＣＳ）｝…（２）である。ここで、ＣＳはメモリセル容量、ＣＢはビット
線容量である（図１４（ａ）参照）。

【００４６】また、ワード線によって、第２メモリセル
が選択された場合を想定すると、この場合は、第２メモ
リセルのキャパシタのデータ記憶ノードとビット線とが
実質的に電気的に接続されることがないので、ビット線
の電位はプリチャージ電位、すなわち第２基準電位のま
まである（図１４（ｂ）参照）。

【００４７】このように、上記構成によれば、第１メモ
リセルが選択された場合と、第２メモリセルが選択され
た場合とでは、ビット線の電位が異なる。従って、その
後の読み出し動作によって、第１メモリセルのデータ
を”１”、”０”の内の一方のデータとして、第２メモ
リセルのデータを”１”、”０”の他方のデータとして
判別することが可能となる（以下では、第メモリセルを
データ”０”、第２メモリセルをデータ”１”とす
る）。

【００４８】また、上記第１メモリセル又は第２メモリ
セルの選択と同時にダミー・セルが選択されたとする。
このとき、ダミー・セルがつながるビット線の電位変化
は、ダミー・セルのデータ記憶ノードに１／２Ｖｃｃ電
位が書き込まれていることから、△Ｖ２／２である。従
って、前記第１メモリセル又は第２メモリセルが接続さ
れるビット線と前記ダミー・セルが接続されるビット線
（リファレンスビット線）との電位差（図１４（ｄ）参
照）を増幅することにより、上記第１メモリセルと第２
メモリセルとのデータの判別が実現できる。

【００４９】上記のような、第１メモリセルと第２のメ
モリセルは、製造工程において作り分けることができ
る。具体的には、例えばスイッチング・トランジスタと
してＮＭＯＳトランジスタ、キャパシタとして従来公知
の積み上げ型キャパシタを用いるとすれば、ＮＭＯＳト
ランジスタの拡散ノードと積み上げ型キャパシタの下部
電極とを接続するコンタクト・ホールの有無により、上
記第１メモリセルと第２メモリセルを作り分けることが
できる（図１７参照）。上記コンタクト・ホールの有
無、すなわちデータ”１”、”０”は、従来公知のマス
クＲＯＭと同様な方法で、コンタクト・ホールのマスク
によるプログラムが可能である。

【００５０】従って、本発明の半導体記憶装置によれ
ば、従来公知のＤ−ＲＡＭと類似の製造工程によって、
メモリセルのデータを”１”または”０”に決定するこ
とが可能となる。すなわち、上記のような構成によれ
ば、Ｄ−ＲＡＭのメモリセルをＲＯＭとして使用するこ
とが可能となる。

【００５１】そして、このような半導体記憶装置におい
て、第１メモリセルおよび第２メモリセルが混在する領
域に対して、外部入力データの書き込みを禁止（ライト
プロテクト）すれば、初期化手段によって第１メモリセ
ルのデータ記憶ノードに対して書き込まれた第２基準電
位は変化することがない。従って、上記半導体記憶装置
の動作中、ＲＯＭデータは破壊されることなく不揮発に
保持される。

【００５２】また、上記のように、第１メモリセル、第
２メモリセルが混在し、かつ書き込みが禁止になった領
域、すなわちＲＯＭ領域と、第１メモリセルのみが存在
し、かつ書き込みが可能な領域、すなわちＲＡＭ領域と
を同一基板上に形成するものとすれば、ＲＯＭ領域とＲ
ＡＭ領域とが混在した半導体メモリを実現できる。この
イメージを図１８に示す。

【００５３】ＲＯＭとＲＡＭの読み出し動作の比較につ
いて以下に説明する。今、外部入力データとしてデー
タ”０”（ＧＮＤ電位）を書き込んだ第１メモリセル
（図１３（ａ）参照）と、外部入力データとしてデー
タ”１”（Ｖｃｃ電位）を書き込んだ第１メモリセル
（図１３（ｂ）参照）を考える。外部入力データとして
データ”０”を書き込んだ第１メモリセルを選択したと
きのビット線の電位変化を図１５に示す。

【００５４】このとき、データ”０”とデータ”１”の
判別は、図１２（ｃ）に示したダミー・セルを用いれば
実現できる（図１５参照）。図１５と図１４とを比較す
れば明かなように、外部入力データとしてデータ”０”
を書き込んだ第１メモリセルを選択したときのビット線
の電位変化と、初期化データとしてデータ”０”を書き
込んだ第１メモリセル（図１２（ａ）参照）を選択した
ときのビット線の電位変化は等しい。

【００５５】また、外部入力データとしてデータ”１”
を書き込んだ第１メモリセル（図１３（ｂ）参照）を選
択したときのビット線の電位変化と、第２メモリセル
（図１２（ｂ）参照）を選択したときのビット線の電位
変化は等しい。換言すれば、データ”０”を書き込んだ
ＲＡＭメモリセル（図１３（ａ）参照）と、データ”
０”のＲＯＭメモリセル（図１２（ａ）参照）とは読み
出し動作において等価であり、また、データ”１”を書
き込んだＲＡＭメモリセル（図１３（ｂ）参照）と、デ
ータ”１”のＲＯＭメモリセル（図１２（ｂ）参照）と
は読み出し動作において等価である。

【００５６】従って、ＲＯＭの読み出し動作とＲＡＭの
読み出し動作は、ＲＯＭかＲＡＭかの区別なく全く同様
に実行することができる。このことは、同一ビット線上
にＲＯＭとＲＡＭとを混在させた場合でもＲＯＭとＲＡ
Ｍに対して読み出し動作を変える必要がないことを意味
するので、半導体記憶装置の構成を複雑にすることな
く、ＲＯＭとＲＡＭとを同一ビット線上に混在させられ
るという大きなメリットがある。

【００５７】更に、図１５に示すように、第１メモリセ
ル又は第２メモリセルが接続されるビット線とダミー・
セルが接続されるビット線との電位差は△Ｖ２／２であ
り、これは上記式（１）と（２）とを比較してみれば明
かなように、従来例の図１６で示したビット線４７とビ
ット線４８との電位差△Ｖ１と等しい。従って、本発明
の半導体記憶装置では、従来のＤ−ＲＡＭと同一のキャ
パシタ容量のメモリセルを用いれば、従来のＤ−ＲＡＭ
と同じだけのビット線への読み出し電位差が得られる。
このことは、従来のＤ−ＲＡＭと同じ製造技術で、ＲＯ
ＭとＲＡＭとを混在させたメモリを製造できるという点
で大きなメリットがある。

【００５８】なお、上記の構成において、第２メモリセ
ルのキャパシタのデータ記憶ノードとビット線とが実質
的に接続されないことと、この第２メモリセルの代わり
に、容量が比較的小さい、又は容量が実質的にゼロと見
なせるキャパシタを有する第３メモリセルを用いること
は、電気的に等価である。すなわち、第２メモリセルと
第３メモリセルは、データ記憶ノードに電荷を十分に蓄
積できない、又はデータ記憶ノードからビット線へ電荷
が十分に伝達されないという点で実質的に等価である。

【００５９】同様に、請求項６に記載された半導体記憶
装置の構成と請求項１３に記載された半導体記憶装置の
構成も実質的に等価である。また、請求項２〜請求項１
０に記載された半導体記憶装置の構成は請求項１に記載
された半導体記憶装置の構成と実質的に等価であり、更
に請求項１１に記載された半導体記憶装置と請求項１２
〜請求項１７に記載された半導体記憶装置も実質的に等
価である。

【００６０】

【実施例】以下に本発明の実施例を説明する。

【００６１】（実施例１）図１に示す本実施例１の半導
体記憶装置は、図１９で示した上記従来のＤ−ＲＡＭの
メモリセルをＲＯＭとして使用する半導体記憶装置であ
る。

【００６２】また、図２は図１の半導体記憶装置におけ
るメモリセルの具体例な配置パターンの例を示す。図２
に示される回路部分または図１の回路構成において、タ
イミング・パルス発生回路２２、マルチプレクサ１８、
疑似ＲＡＳ信号発生回路３９、タイマー回路４０、行ア
ドレス・カウンタ３８およびＶｃｃ立ち上がり検出回路
４１を除いた部分は１つのメモリ・ブロック４２と考え
ることができる。

【００６３】以上のように本実施例１の半導体記憶装置
においては、第１のメモリセル３４および第２のメモリ
セル３５がプログラムすべきＲＯＭデータに対応して配
置されている。ここで、第１のメモリセル３４が配置さ
れたアドレスには、データ”０”が書き込まれているこ
とになり、また、第２のメモリセル３５が配置されたア
ドレスには、データ”１”が書き込まれていることにな
る。更に、このメモリ・ブロックは、メモリセルが全て
第１のメモリセル３４と第２のメモリセル３５が混在す
るＲＯＭとして使用される場合を示している。このた
め、本実施例１の書き込み回路４９の入力端子に与えら
れるライトプロテクト信号（書き込み保護信号）２１９
は、”Ｈ”レベルに固定され、データの書き込みから保
護、すなわち新たなデータが書き込まれないようになっ
ている。それ故、このメモリ・ブロック４２によればデ
ータを不揮発に保持することができる。

【００６４】上記のように実施例１の半導体記憶装置
は、図１９で示した上記従来のＤ−ＲＡＭのメモリセル
をＲＯＭとして使用するため、図１で示す回路素子の多
くは図１０に示すＤ−ＲＡＭの回路素子と共通してお
り、共通の回路素子については同一の番号を付して重複
する説明を省略し、以下に主として異なる部分について
説明する。

【００６５】まず、本実施例１の半導体記憶装置におい
て、第１のメモリセル３４は、上記従来例同様のメモリ
セル・トランジスタ３４ａおよびキャパシタ３４ｂを備
えている。また、第２のメモリセル３５は、同様のメモ
リセル・トランジスタ３５ａを有し、このメモリセル・
トランジスタ３５ａとキャパシタ３５ｂとは電気的に接
続されておらず、この点が上記従来例とは異なる。

【００６６】なお、第１のメモリセル３４のキャパシタ
３４ｂの第２端子２５は、上記従来例同様に１／２Ｖｃ
ｃ電位の共通のセル・プレートになっている。同様に、
第２のメモリセル３５のキャパシタ３５ｂの第２端子も
１／２Ｖｃｃ電位の共通のセル・プレートになってい
る。

【００６７】以下、第１の基準電位を１／２Ｖｃｃ電位
とし、第２の基準電位をＶｃｃ電位とし、第３の基準電
位をＧＮＤ電位（接地電位）とする。ここで、第１の基
準電位は、第２の基準電位、第３の基準電位と無関係に
選択することができる。但し、本実施例１では、キャパ
シタ３４ｂ、３５ｂの絶縁膜の両端にかかる電位差を小
さくするために、ＶｃｃとＧＮＤの中間の電位である１
／２Ｖｃｃに設定されている。

【００６８】加えて、この半導体記憶装置は、ビット線
４７に接続された第１のメモリセル３４のデータ記憶ノ
ード（又はビット線４８に接続された第１のメモリセル
３４のデータ記憶ノード）を第３の基準電位に初期化す
る初期化手段を備えており、初期化処理が自動的に行わ
れた後に、読み出し動作を行うようになっている。

【００６９】加えて、本実施例の第１のダミー・セル３
６および第２のダミー・セル３６は、上記従来の回路で
説明したノイズを打ち消す役割のみならず、以下の役割
を併せ持つ。

【００７０】すなわち、第１のメモリセル３４（又は３
４）が選択された場合に、メモリセルからビット線４７
（又は４８）へ読み出される電荷量と、第２のメモリセ
ル３５（又は３５）が選択された場合に、メモリセルか
らビット線４７（又は４８）へ読み出される電荷量と
の、ちょうど中間の電荷量を、対となるビット線４８
（又は４７）に読み出す役割を併せ持つ。換言すれば、
対となるビット線４８（又は４７）が、メモリセルが接
続されているビット線４７（又は４８）に対するリファ
レンスの役割を果たしている。

【００７１】初期化手段の構成およびその動作は以下の
通り。電源が投入されると、Ｖｃｃ立ち上がり検出回路
４１は、Ｖｃｃの立ち上がりを検出し、信号線１０１
に”Ｈ”レベルの信号を出力する。そして、初期化処理
が終了すると、Ｖｃｃ立ち上がり検出回路４１には行ア
ドレス・カウンタ３８から初期化完了信号１０８が入力
されるようになっており、該初期化完了信号１０８が入
力されると、信号線１０１に”Ｌ”レベルの信号を出力
する。

【００７２】信号線１０１には、２個のマルチプレクサ
１８、１８が接続されている。マルチプレクサ１８、１
８は、Ｖｃｃ立ち上がり検出回路４１より”Ｌ”レベル
の信号が信号線１０１に出力され、該信号線１０１が”
Ｌ”レベルに立ち下げられると、タイミング・パルス発
生回路２２に接続された信号線１０５に外部入力ＲＡＳ
信号１６を出力する。また、行デコード回路２３に接続
された信号線１０６に最下位行アドレス信号ＲＡ０（２
０）を含む外部入力行アドレス信号１７を出力する。

【００７３】一方、マルチプレクサ１８、１８は信号線
１０１が”Ｈ”レベルに立ち上げられると、信号線１０
５に疑似ＲＡＳ信号発生回路３９から与えられる疑似Ｒ
ＡＳ信号１０３を出力する。また、信号線１０６に行ア
ドレス・カウンタ３８から与えられる行アドレス信号１
０４を出力する。

【００７４】疑似ＲＡＳ信号発生回路３９にはタイマー
回路４０が接続されている。タイマー回路４０は、信号
線１０１が”Ｈ”レベルに立ち上げられている時に、疑
似ＲＡＳ信号発生回路３９に一定周波数のパルス信号１
０２を出力する。疑似ＲＡＳ信号発生回路３９は、この
パルス１０２信号を受けると、一定周期毎に疑似ＲＡＳ
信号１０３を出力する。そして、上記のようにしてこの
疑似ＲＡＳ信号１０３がマルチプレクサ１８を介して信
号線１０５に与えられる。

【００７５】また、このパルス信号１０２は行アドレス
・カウンタ３８にも与えられるようになっており、行ア
ドレス・カウンタ３８はこのパルス信号１０２を受ける
と、保持されている行アドレスを１つずつインクリメン
トし、一定周期毎に行アドレス信号１０４をマルチプレ
クサ１８を介して信号線１０６に出力する。そして、全
ての行アドレスに対して一通りインクリメントが終了す
ると、初期化完了信号１０８をＶｃｃ立ち上がり検出回
路４１に出力する。また、行アドレス・カウンタ３８は
信号線１０１が”Ｈ”レベルに立ち上げられると、行ア
ドレスを０にリセットする。

【００７６】上記した信号線１０１は、列アドレス・デ
コード回路２４にも接続されており、列アドレス・デコ
ード回路２４は、信号線１０１が”Ｌ”レベルに立ち下
げられている時は、上記従来回路の列アドレス・デコー
ド回路２４と同じ動作をする。一方、列アドレス・デコ
ード回路２４は、信号線１０１が”Ｈ”レベルに立ち上
げられている時は、ワード線３０、３１、３２、３３…
のいずれかが立ち上がるのに先立って、全ての列アドレ
ス選択信号４６を”Ｈ”レベルに立ち上げる。これによ
り、全てのビット線４７、４８が第１のＩ／Ｏ線５０お
よび第２のＩ／Ｏ線５１に接続される。

【００７７】本実施例１の書き込み回路４９は、上記従
来の回路構成に加えて、ＮＡＮＤゲート４９ａと、この
ＮＡＮＤゲート４９ａの入力側および出力側にそれぞれ
接続されたインバータ４９ｂ、４９ｃを有する。また、
ＮＡＮＤゲート４９ａの他方入力端子には、ＮＡＮＤゲ
ート４９ｂの出力側が接続され、このＮＡＮＤゲート４
９ｂの入力側にはインバータ４９ｅ、４９ｆがそれぞれ
接続されている。この書き込み回路４９は、初期化手段
の一部として機能する。以下にこの書き込み回路４９の
動作を説明する。

【００７８】インバータ４９ｂの入力側には信号線１０
１が接続されており、書き込み回路４９は、所定の論理
積をとって、信号線１０１が”Ｈ”レベルの時に、最下
位行アドレス信号ＲＡ０の値に応じて、”Ｈ”レベルま
たは”Ｌ”レベルをＩ／Ｏ線５０、５１を介してビット
線４７、４８に書き込む。すなわち、ＲＡ０＝”Ｌ”レ
ベルの時には、ビット線４７に”Ｌ”レベルを、ビット
線４８に”Ｈ”レベルをそれぞれ書き込む。一方、ＲＡ
０＝”Ｈ”の時には、ビット線４７に”Ｈ”レベルを、
ビット線４８に”Ｌ”レベルをそれぞれ書き込む。

【００７９】また、ＲＡ０＝”Ｌ”レベルの時にはワー
ド線３０又は３２が”Ｈ”レベルに立ち上げられるの
で、選択されたメモリセルには、”Ｌ”レベルが書き込
まれる。一方、ＲＡ０＝”Ｈ”レベルの時には、ワード
線３１又は３３が”Ｈ”レベルに立ち上げられるので、
選択されたメモリセルには、同様に”Ｌ”レベルが書き
込まれる。次に、図３に従い上記回路構成からなる初期
化手段による初期化動作の具体的なタイミングを説明す
る。但し、図示例は、ワード線３０（第１のワード線）
が最下位行アドレス（図３（ｊ）参照）、ワード線３１
（第２のワード線）が最下位行アドレス＋１（図３
（ｋ）参照）の場合を示している。

【００８０】電源が投入され、図３（ａ）で示すタイミ
ングでＶｃｃの立ち上がりを検出すると、Ｖｃｃ立ち上
がり検出回路４１は、図３（ｂ）で示すタイミングで信
号線１０１を”Ｈ”レベルに立ち上げる。信号線１０１
が”Ｈ”レベルに立ち上げられると、タイマー回路４０
から図３（ｃ）に示す波形のパルス信号１０２が疑似Ｒ
ＡＳ信号発生回路３９に与えられる。そうすると、この
パルス信号１０２を受けた疑似ＲＡＳ信号発生回路３９
が図３（ｄ）に示す波形の疑似ＲＡＳ信号１０３を一方
のマルチプレクサ１８に与える。マルチプレクサ１８
は、信号線１０１が”Ｈ”レベルの時に信号線１０５を
介してタイミング・パルス発生回路２２に疑似ＲＡＳ１
０３を与える。また、行アドレス・カウンタ３８は信号
線１０１が”Ｈ”レベルに立ち上げられると、行アドレ
スを０にリセットする（図３（ｆ）参照）。

【００８１】他方のマルチプレクサ１８には、信号線１
０１が”Ｈ”レベルの時に、タイマー回路４０からのパ
ルス信号１０２を受けた行アドレス・カウンタ３８から
行アドレス１０４が与えられる。図３（ｅ）は、この時
マルチプレクサ１８からダミー・ワード線制御回路２７
に与えられる最下位行アドレス信号ＲＡ０（２０）を示
す。また、図３（ｆ）は、行アドレス・カウンタ３８に
より行アドレスがインクリメントされている状態を示し
ている。

【００８２】行アドレス・カウンタ３８は、全ての行ア
ドレスに対するインクリメント動作が一通り終了する
と、Ｖｃｃ立ち上がり検出回路４１に図３（ｇ）に示す
波形の初期化完了信号１０８を出力する。この初期化完
了信号１０８の立ち上がりおよび最上位アドレスの初期
化が完了した時点での疑似ＲＡＳ信号１０３の立ち下り
をＶｃｃ立ち上がり検出回路４１が受けて（図３
（ｇ）、（ｄ）、（ａ）参照）、信号線１０１が”Ｌ”
レベルに立ち下げられ（図３（ｂ）参照）、初期化動作
が完了する。

【００８３】この初期化動作時において、上記のように
してタイミング・パルス発生回路２２にマルチプレクサ
１８より疑似ＲＡＳ信号１０３が与えられると、タイミ
ング・パルス発生回路２２はセンスアンプ駆動回路４
５、ビット線プリチャージ信号発生回路４４、ダミー・
ワード線制御回路２７、列デコード回路２３および行デ
コード回路２４に制御用のパルス信号を出力する。

【００８４】これにより、図３（ｈ）、（ｉ）、
（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）にそれぞれ示
すタイミングで、第１のダミー・ワード線２８、第２の
ダミー・ワード線２９、第１のワード線３０、第２のワ
ード線３１、第１のＩ／Ｏ線５０、第２のＩ／Ｏ線５
１、列アドレス選択信号４６が”Ｈ”レベルに立ち上が
り、初期化動作が行われる。

【００８５】ここで、図３（ｊ）、（ｋ）と図３
（ｏ）、（ｐ）とを対比してみればわかるように、ワー
ド線３０、３１の立ち上がりに先立って、第１、第２の
Ｉ／Ｏ線５０、５１を介してビット線４７、４８のレベ
ルがほぼ確定している。従って、Ｖｃｃ立ち上がり直後
のメモリセルのデータにかかわらず、第１のメモリセル
３４のキャパシタ３４ｂのデータ記憶ノードに”Ｌ”レ
ベル（＝ＧＮＤ電位）のデータが書き込まれることにな
る。

【００８６】次に、実施例１の半導体記憶装置の読み出
し動作を図４に従って説明する。但し、図示例は、ワー
ド線３０又はワード線３２が選択された場合であり（図
４（ｃ）参照）、最下位行アドレス信号ＲＡ０はＲＡ０
＝”Ｌ”レベル（＝”０”）であり、２本のダミー・ワ
ード線のうち第２ダミー・ワード線２９が選択される。
第２のダミー・ワード線２９の選択により、リファレン
スビット線４８の電位は図４（ｆ）に示すようになる。

【００８７】この場合、まずワード線３０の選択により
第１メモリセル３４が選択された場合は、ビット線４
７、４８の電位は図４（ｅ）、（ｆ）に実線で示すよう
になる。すなわち、第１のメモリセル３４がつながるビ
ット線４７に”Ｌ”レベルが読み出される。

【００８８】一方、ワード線３２の選択により、第２メ
モリセル３５が選択された場合は（図４（ｃ）参照）、
ビット線４７、４８の電位は図４（ｅ）、（ｆ）に破線
で示すようになる。すなわち、この場合は、メモリセル
３５がつながるビット線４７に”Ｈ”レベルが読み出さ
れる。

【００８９】なお、図４（ａ）、（ｂ）、（ｇ）、
（ｈ）は、それぞれ内部ＲＡＳ信号１６、ビット線プリ
チャージ信号１５、ＰＭＯＳセンスアンプ駆動信号１４
及びＮＭＯＳセンスアンプ駆動信号１３の再書き込み動
作時における波形を示す。

【００９０】今少し、上記の初期化動作およびその後の
読み出し動作について捕捉説明すると、まず、ビット線
プリチャージ信号発生回路４４によって、第１メモリセ
ル３４又は第２メモリセル３５が接続されるビット線４
７又は４８を第２の基準電位であるＶｃｃにプリチャー
ジする。この状態からワード線３０が”Ｈ”レベルに立
ち上げられ、第１メモリセル３４が選択された場合を想
定すると、第１メモリセル３４のキャパシタ３４ｂのデ
ータ記憶ノードと、ビット線４７又は４８とが電気的に
接続されるので、このビット線４７又は４８は、ビット
線４７又は４８と第１メモリセル３４のキャパシタ３４
ｂとの容量分割によって、ビット線４７又は４８のプリ
チャージ電位、すなわちＶ_CC電位と、第１メモリセル３
４のキャパシタ３５ｂのデータ記憶ノードの書き込み電
位、すなわちＧＮＤ電位である第３基準電位との中間の
電位となる。このときのビット線電位の変化△Ｖ２は、
上記（２）式で示される値となる。

【００９１】また、ワード線３２によって、第２メモリ
セル３５が選択された場合を想定すると、この場合は、
第２メモリセル３５のキャパシタ３５ｂのデータ記憶ノ
ードとビット線４７又は４８とが実質的に電気的に接続
されることがないので、ビット線４７又は４８の電位は
プリチャージ電位、すなわち第２基準電位＝Ｖｃｃ電位
のままである。

【００９２】このように、上記実施例１の構成によれ
ば、第１メモリセル３４が選択された場合と、第２メモ
リセル３５が選択された場合とでは、ビット線４７又は
４８の電位が異なる。従って、その後の読み出し動作に
よって、第１メモリセルのデータをデータ”０”とし
て、第２メモリセルのデータをデータ”１”として判別
することが可能となる。

【００９３】また、第２のダミー・ワード線２９の選択
により、リファレンスビット線４８の電位は図４（ｆ）
に示すようになる。従って、ビット線４７とリファレン
スビット線４８との電位差を増幅することにより、図４
（ｅ）、（ｆ）に示すように、データ”１”、”０”の
読み出しが実行される。

【００９４】上記のような、第１メモリセル３４、３４
と第２メモリセル３５、３５は、製造工程において作り
分けることができる。より具体的には、上記作用の項で
述べたように、マスクへのパターニングにより作り分け
ができる。従って、本発明の半導体記憶装置によれば、
従来公知のＤ−ＲＡＭと類似の製造工程によって、メモ
リセルのデータを”１”または”０”に決定することが
可能となる。即ち、上記のような構成によれば、Ｄ−Ｒ
ＡＭのメモリセルをＲＯＭとして使用することが可能と
なる。

【００９５】また、本実施例では、第１メモリセル３４
と第２メモリセル３５が混在するＲＯＭ領域に対して、
書き込み回路４９において、ライトプロテクト信号２１
９は”Ｈ”レベルに固定されている。従って、外部から
の書き込み命令によりＷＥ信号（アクティブ・ロー）
が”Ｌ”レベル（書き込み実行状態）になっても、外部
からの入力データ２０は、データ線５０、５１に書き込
まれない。これにより、初期化手段によって第１メモリ
セル３４のキャパシタ３４ｂのデータ記憶ノードに対し
て書き込まれた第２基準電位（ＧＮＤ電位）は変化する
ことがない。従って、上記半導体記憶装置の動作中、Ｒ
ＯＭデータは破壊されることなく不揮発に保持される。

【００９６】ここで、上記従来の半導体記憶装置におい
て、書き込み回路４９に入力されるＷＥ信号２１は”
Ｌ”レベルでＯＮするライト・イネーブル信号であり、
外部から入力されるライト命令、すなわち外部回路によ
って生成される信号である。

【００９７】これに対して、実施例１の半導体記憶装置
における書き込み回路４９では、図に示すように、ＷＥ
信号２１の他に、ライトプロテクト信号２１９が入力さ
れるようになっており、インバータ４９ｆに与えられる
ライトプロテクト信号２１９が”Ｌ”レベルであれば、
従来例同様にＷＥ信号２１が”Ｌ”レベルで書き込まれ
るが、ライトプロテクト信号２１９が”Ｈ”レベルの時
は、ＷＥ信号２１が”Ｌ”レベル、すなわち外部からラ
イト命令が入力された時であっても書き込みは行われな
い。但し、信号線１０１が”Ｈ”レベルに立ち上げられ
た場合、すなわち初期化の際には書き込みが行われる。

【００９８】従って、このような書き込み回路４９によ
れば、書き込みから有効に保護（ライトプロテクト）さ
れるので、初期化時に書き込んだメモリセル３４のレベ
ルを保護できる。それ故、ＣＰＵの暴走時等に、ＲＯＭ
領域のアドレスに対して誤ったライト命令が与えられた
としても、書き込みが行われることがない。すなわち、
このような場合にもデータが有効に保護される。

【００９９】なお、図示例では、第２のメモリセル３５
のメモリセル・トランジスタ３４ａとキャパシタ３５ｂ
とをもともと電気的に接続しない回路構成としたが、こ
れと電気的に等価な回路であれば本発明を同様に適用す
ることができる。すなわち、容量が比較的小さい、又は
実質的にゼロと見なせるキャパシタ３５ｂをメモリセル
・トランジスタ３５ａに接続する回路構成をとることに
してもよく、メモリセル・トランジスタ３５ｂの第１の
双方向端子と第２の双方向端子が制御端子の電位にかか
わらず常時電気的に接続されない回路構成をとることに
してもよく、メモリセル・トランジスタ３５ｂの第１の
双方向端子とビット線４７（又は４８）とが電気的に接
続されない回路構成をとることにしてもよく、更には第
２のメモリセル３５にメモリセル・トランジスタ３５ａ
あるいはキャパシタ３５ｂを設けない回路構成をとるこ
とにしてもよい。

【０１００】また、上記の実施例１では、図１に示すよ
うにデータ線として１組のもの５０、５１を例示してあ
るが、データ・バスのように２組以上の複数のデータ線
対を用いることもできる。図５、図６および後述の図１
１はこのようなデータ線を有する半導体記憶装置を例示
している。

【０１０１】但し、図５（ａ）は４つのメモリブロック
２０１、２０２、２０３、２０４を有するメモリチップ
２００の全体構成を示し、図５（ｂ）はメモリブロック
の一つを拡大して示している。更に、図６は図５（ｂ）
の詳細を示している。

【０１０２】図示例では、一対のビット線４７、４８を
有するビット線対を４組有し、これらで１つの列アドレ
スが形成されている。このような回路構成において、行
アドレス・バッファ１３０、１３０…より行デコード回
路１３に行アドレスを与え、かつ列アドレス・バッファ
１４０、１４０…より列デコード回路２４に列アドレス
を与えて、行アドレスおよび列アドレスを指定すると、
複数組のデータ線１５０を介して４ビットのデータのや
りとりが行われるようになっている。

【０１０３】（実施例２）図７は本発明半導体記憶装置
の実施例２を示す。この実施例２では、メモリチップ２
００を４つのメモリブロック２０１、２０２、２０３、
２０４で構成しており、この内、メモリ・ブロック２０
１、２０３は第１のメモリセル３４および第２のメモリ
セル３５を有し、メモリ・ブロック２０２、２０４は上
記従来例同様にメモリセル３４のみを有する。

【０１０４】従って、この実施例２のメモリチップ２０
０においては、ＲＯＭ領域となるメモリ・ブロック２０
１、２０３において、初期化処理時の書き込み動作を除
いて書き込みが不可能になっている。これは、メモリ・
ブロック２０１、２０３において、ライトプロテクト信
号２１９を”Ｈ”レベルに固定することで実現される。
これに対して、ＲＡＭ領域となるメモリ・ブロック２０
２、２０４においては書き込みが可能である。これは、
メモリ・ブロック２０２、２０４において、ライトプロ
テクト信号２１９を”Ｌ”レベルに固定することで実現
される。

【０１０５】本実施例２によれば、メモリチップ２００
内のメモリ・ブロック毎に、ＲＯＭ領域と、ＲＡＭ領域
を自由に選択して配置することが可能になる。従って、
メモリ・ブロック単位でＲＯＭ、ＲＡＭを自由に配置し
た半導体記憶装置を実現できる利点がある。

【０１０６】（実施例３）図８は本発明半導体記憶装置
の実施例３を示す。本実施例３においては、行アドレス
ＲＡ５、６、７によってメモリチップの領域を図示の
（０）、（１）、（２）、（３）、（４）、（５）、
（６）、（７）の８領域からなるメモリ・ブロックに区
分けする構成をとる。ここで、各領域（０）、（１）、
（２）、（３）、（４）、（５）、（６）、（７）につ
いては、いずれの領域をＲＯＭ領域又はＲＡＭ領域とし
てもよく、本実施例３では、一例として領域（０）、
（６）、（７）をＲＯＭ領域とし、領域（１）〜（５）
をＲＡＭ領域としてある。

【０１０７】このような領域設定を行っているため、領
域（０）、（６）、（７）については書き込み保護を行
う必要があり、また領域（１）〜（５）については書き
込み可能にする必要がある。そこで、本実施例３では、
図８に示すように、第２の行デコード回路２３０を設
け、第２の行デコード回路２３０の出力を書き込み回路
の入力端子にライトプロテクト信号２１９として与える
ようにしている。第２の行デコード回路２３０は、行ア
ドレスＲＡ５、６、７によりＲＯＭ領域の（０）、
（６）、（７）が選択されているときは”Ｈ”レベル
を、行アドレスＲＡ５、６、７によりＲＡＭ領域
（１）、（２）、（３）、（４）、（５）が選択されて
いるときは”Ｌ”レベルを、書き込み回路のライトプロ
テクト信号端子２１９に出力するる。このような構成に
よれば、行アドレスＲＡ５、６、７に対するライトプロ
テクト信号２１９の”Ｈ”（＝”１”）、”Ｌ”（＝”
０”）状態が、図８に示すように設定され、ＲＯＭ領
域、すなわち書き込み保護領域と、ＲＡＭ領域、すなわ
ち書き込み可能領域とを設定することができる。

【０１０８】なお、図１と対応する部分については同一
の番号を付し、具体的な説明については省略する。

【０１０９】（実施例４）図９は本発明半導体記憶装置
の実施例４を示す。本実施例４においては、列アドレス
ＣＡによってメモリチップの領域を図示の（０）、
（１）、（２）、（３）、（４）、（５）、（６）、
（７）の８領域からなるメモリ・ブロックに区分けする
構成をとる。

【０１１０】本実施例４においても、上記の実施例３と
同様にいずれの領域をＲＯＭ領域又はＲＡＭ領域とする
ことも可能であるが、本実施例４では、一例として領域
（０）、（６）、（７）をＲＯＭ領域とし、領域（１）
〜（５）をＲＡＭ領域としてある。

【０１１１】本実施例４においては、列デコード回路２
４から与えられる列デコード信号４６が２５６本（＝２
⁸）あり、これらの列デコード信号４６は、合計８本の
列アドレスＣＡ０〜ＣＡ７をデコードして得られる。す
なわち、このデコードにより、１本の列デコード信号４
６が選択される。

【０１１２】メモリチップの領域（０）、（１）、
（２）、（３）、（４）、（５）、（６）、（７）は、
列アドレスＣＡ０〜ＣＡ７の内の上位の３本の列アドレ
スＣＡ５、６、７で区分けされている。また、本実施例
４においては、回路構成が上記実施例３の第２の行デコ
ード回路２３０と同様の第２の列デコード回路２４０が
設けられており、該第２の列デコード回路２４０の出力
を書き込み回路の入力端子にライトプロテクト信号２１
９として与えるようにしている。より具体的には、第２
の列デコード回路２４０は、列アドレスＣＡ５、６、７
によりＲＯＭ領域の（０）、（６）、（７）が選択され
ているときは”Ｈ”レベルを、列アドレスＣＡ５、６、
７によりＲＡＭ領域の（１）、（２）、（３）、
（４）、（５）が選択されているときは”Ｌ”レベル
を、書き込み回路のライトプロテクト信号端子２１９に
出力する。

【０１１３】従って、本実施例４においても、列アドレ
スＣＡ５、６、７に対するライトプロテクト信号２１９
の”Ｈ”（＝”１”）、”Ｌ”（＝”０”）状態が、図
９に示すように設定され、書き込み保護領域と書き込
み可能領域とを設定することができる。

【０１１４】（実施例５）図１０は本発明半導体記憶装
置の実施例５を示す。本実施例５の半導体記憶装置によ
れば、図１０に示す回路構成により、行アドレス（ワー
ド線）単位で、メモリ・ブロックをＲＯＭ領域とＲＡＭ
領域とに区分けできるようになっている。このため、本
実施例５においては、ワード線３０、３１、３２、３３
…毎に書き込み禁止／書き込み可能を指定する指定手段
３００が設けられている。この指定手段３００は、ＮＭ
ＯＳトランジスタ３０１とスイッチ手段３０２とで形成
され、以下のようにして指定動作が行われる。

【０１１５】すなわち、例えばＲＡＭ領域にしたいワー
ド線（行アドレス）では、製造工程において、指定手段
３００のスイッチ手段３０２を導通（低インピーダン
ス）しておく。続いて、当該ワード線が選択されて”
Ｈ”レベルに立ち上げられると、この指定手段３００を
介してノード３０３が”Ｌ”レベルに引き抜かれる。従
って、書き込み回路の入力端子に”Ｌ”レベルのライト
プロテクト信号２１９が入力され、書き込み可能状態に
なる。すなわち、書き込み回路の他方入力端子に与えら
れるＷＥ信号２１により書き込み可能となり、ＲＡＭ領
域が実現される。

【０１１６】一方、ＲＯＭ領域としたいワード線では、
製造工程において、指定手段３００のスイッチ手段３０
２を非導通（高インピーダンス）にしておく。従って、
この状態から当該ワード線が選択され、”Ｈ”レベルに
立ち上げられても、ノード３０３はプルアップ素子（プ
ルアップ抵抗）３０４により”Ｈ”レベル状態に保持さ
れる。従って、この時のライトプロテクト信号２１９
は”Ｈ”レベルとなり、書き込み回路の他方入力端子に
与えられるＷＥ信号２１の値にかかわらず、書き込み不
能状態が保持される。それ故、初期処理時にメモリセル
３４に書き込まれたデータは不揮発に保持され、ＲＯＭ
領域が実現される。

【０１１７】上記スイッチ手段３０２の導通、非導通
は、配線の接続、非接続又はコンタクトの有無等によ
り、製造工程で容易に作り分けられ、この作り分けは配
線又はコンタクトのマスクのパターニングによりプログ
ラムできる。

【０１１８】（実施例６）図１１は本発明半導体記憶装
置の実施例６を示す。この実施例６の半導体記憶装置に
よれば、一対のビット線４７、４８からなる４本のビッ
ト線対で形成される列アドレス単位毎にＲＯＭ領域とＲ
ＡＭ領域とを自由に配置することが可能になる。

【０１１９】本実施例６において、書き込み保護が行わ
れるＲＯＭ領域となる列アドレスに対しても、データ・
バス５０Ａまではデータが書き込まれる。すなわち、書
き込み回路の入力端子に与えられるライトプロテクト信
号は”Ｌ”レベルに固定されている。なお、データ・バ
ス５０Ａはそれぞれ一対のデータ線５０，５１、５
０’，５１’、５０”，５１”、５０"'，５１"'を有す
る４組のデータ線によって形成されている。すなわち、
このデータ・バス５０Ａは４ビットのデータ・バスであ
る。

【０１２０】しかるに、本実施例６においては、図示す
るように、ＷＥ信号２１の反転信号が列デコード回路２
４に入力されるようになっている。

【０１２１】そこで、本実施例６においては、書き込み
保護を行ってＲＯＭ領域を実現するために、ＮＭＯＳト
ランジスタ４０１、スイッチ手段４０２、ＡＮＤゲート
４０３等を有するライトプロテクト設定手段４００を設
けてある。以下にその動作を説明する。

【０１２２】ＲＡＭ領域にしたい列アドレスでは、製造
工程においてスイッチ手段４０２をを非導通（高インピ
ーダンス）にしておく。この状態では、スイッチ手段４
０２側に接続されるＡＮＤゲート４０３の一方入力端子
には、常時”Ｈ”レベルの信号が入力される。従って、
ＡＮＤゲート４０３の他方入力端子に与えられる列アド
レス選択信号４６が”Ｈ”レベルであれば、ＡＮＤゲー
ト４０３の出力、すなわちライトプロテクト設定手段４
００の出力は”Ｈ”レベルの列デコード信号４６’とな
る。

【０１２３】それ故、この列アドレスでは、ビット線４
７、４８とデータ・バス５０Ａが接続され、書き込み可
能状態となり、ＲＡＭ領域が実現される。

【０１２４】一方、ＲＯＭ領域にしたい行アドレスで
は、製造工程においてスイッチ手段４０２を導通状態
（低インピーダンス）にしておく。この状態では、列デ
コード回路２４に入力されるＷＥ信号２１が”Ｈ”レベ
ルの時に、ＡＮＤゲート４０３の一方入力端子に”Ｈ”
レベルの信号が与えられる。従って、この場合は、ＡＮ
Ｄゲート４０３の他方入力端子に入力される列アドレス
選択信号４６が”Ｈ”レベルであっても、ライトプロテ
クト設定手段４００の出力は”Ｌ”レベルの列デコード
信号４６’となる。すなわち、ＯＦＦ状態となる。

【０１２５】それ故、この列アドレスでは、ＷＥ信号２
１が”Ｈ”レベルになると、ビット線４７、４８とデー
タ・バス５０Ａとが接続されないので、データ・バス５
０Ａ上の書き込みデータはビット線４７、４８に伝達さ
れることがない。従って、初期化処理時に書き込まれた
データが保護され、ＲＯＭ領域が実現される。

【０１２６】上記スイッチ手段４０２の導通、非導通
は、配線の接続、非接続又はコンタクトの有無等により
製造工程で作り分けられ、この作り分けは配線又はコン
タクトのマスクのパターニングによりプログラムでき
る。

【０１２７】

【発明の効果】以上の本発明半導体記憶装置において、
第１メモリセルと第２のメモリセルは、製造工程におい
て作り分けることができる。従って、本発明の半導体記
憶装置によれば、従来公知のＤ−ＲＡＭと類似の製造工
程によって、メモリセルのデータを”１”または”０”
に決定することが可能となる。即ち、上記のような構成
によれば、Ｄ−ＲＡＭのメモリセルをＲＯＭとして使用
することが可能となる。

【０１２８】また、特に請求項６又は請求項１２記載の
半導体記憶装置によれば、初期化手段によって第１メモ
リセルのデータ記憶ノードに対して書き込まれた第２基
準電位は変化することがないので、この半導体記憶装置
の動作中にＲＯＭデータは破壊されることなく不揮発に
保持される。

【０１２９】また、特に請求項７又は請求項１３記載の
半導体記憶装置によれば、ＲＯＭ領域とＲＡＭ領域とが
混在するメモリチップを同一チップ上に形成できる利点
がある。すなわち、従来困難であったこの種の半導体記
憶装置を実現できる利点がある。

【０１３０】更に、本発明の半導体記憶装置は、ＲＯＭ
とＲＡＭの読み出し動作を全く同じに実行できるため、
回路構成を複雑にすることなく、同一ビット線上にＲＯ
ＭとＲＡＭとを混在することができる。

【０１３１】また、本発明の半導体記憶装置は、従来の
Ｄ−ＲＡＭとメモリセルキャパシタの容量を同じにすれ
ば、従来のＤ−ＲＡＭと同じだけのビット線への読み出
し電圧が得られるため、従来のＤ−ＲＡＭと同じ製造技
術でＲＯＭとＲＡＭを混在させたメモリを製造できる。

【０１３２】また、特に請求項１８記載の半導体記憶装
置によれば、ＲＯＭ領域とＲＡＭ領域が種々のパターン
で混在配置される半導体記憶装置を実現できる。

【図面の簡単な説明】

【図１】本発明半導体記憶装置の実施例１を示す回路
図。

【図２】実施例１の半導体記憶装置のメモリ・ブロック
の具体例を示す回路図。

【図３】実施例１の半導体記憶装置の初期化処理を示す
タイミングチャート。

【図４】実施例１の半導体記憶装置の動作を示すタイミ
ングチャート。

【図５】実施例１の半導体記憶装置の変形例を示すメモ
リ・チップの構成図およびメモリ・ブロックの詳細を示
す模式図。

【図６】メモリ・ブロックの更なる詳細を示す回路図。

【図７】本発明半導体記憶装置の実施例２を示すメモリ
チップの構成図。

【図８】本発明半導体記憶装置の実施例３を示す回路
図。

【図９】本発明半導体記憶装置の実施例４を示す回路
図。

【図１０】本発明半導体記憶装置の実施例５を示す回路
図。

【図１１】本発明半導体記憶装置の実施例６を示す回路
図。

【図１２】本発明半導体記憶装置の初期化動作における
第１メモリセル、第２メモリセルおよびダミー・セルの
電位を示す動作説明図。

【図１３】外部入力データとしてデータ”０”を書き込
んだ第１メモリセルを選択したときのビット線の電位変
化と、データ”０”を書き込んだときのビット線の電位
変化を対比して示す説明図。

【図１４】本発明半導体記憶装置におけるビット線電位
の変化を示すグラフ。

【図１５】外部入力データとして”０”を書き込んだ第
１メモリセルを選択したときのビットの電位変化を示す
グラフ。

【図１６】従来例におけるビット線電位の変化を示すグ
ラフ。

【図１７】第１メモリセルおよび第２メモリセルの構造
を示す断面図。

【図１８】本発明半導体記憶装置の１つのイメージを示
す模式図。

【図１９】半導体記憶装置の一従来例を示す回路図。

【図２０】図１９の半導体記憶装置におけるダミー・セ
ルの選択動作を示す説明図。

【図２１】図１９に示す半導体記憶装置の動作を示すタ
イミングチャート。

【符号の説明】

１２列アドレス信号１３ＮＭＯＳセンスアンプ駆動信号１４ＰＭＯＳセンスアンプ駆動信号１５ビット線プリチャージ信号１６ＲＡＳ信号１７ＲＡ０を含む行アドレス信号１８マルチプレクサ１９入力データ２０ＲＡ０（行アドレスの最下位ビット）２１ＷＥ（ライト・イネーブル）信号２２タイミング・パルス発生回路２３行デコード回路２４列デコード回路２５１／２Ｖｃｃ電位２６Ｖｃｃ電位２７ダミー・ワード線制御回路２８第１のダミー・ワード線２９第２のダミー・ワード線３０第１のワード線３１第２のワード線３２第３のワード線３３第４のワード線３４第１のメモリセル３４ａ第１のメモリセルのメモリセル・トランジスタ３４ｂ第１のメモリセルのキャパシタ３５第２のメモリセル３５ａ第２のメモリセルのメモリセル・トランジスタ３５ｂ第２のメモリセルのキャパシタ３６ダミー・セル３７センスアンプ３８行アドレス・カウンタ３９疑似ＲＡＳ信号発生回路４０タイマー回路４１Ｖｃｃ立ち上がり検出回路４２メモリ・ブロック４４ビット線プリチャージ信号発生回路４５センスアンプ駆動回路４６列アドレス選択信号４７第１のビット線４８第２のビット線４９書き込み回路４９ａＮＡＮＤゲート５０第１のＩ／Ｏ線５１第２のＩ／Ｏ線１０１信号線１０２パルス信号１０３疑似ＲＡＳ信号発生回路１０４行アドレス信号１０８初期化完了信号２００メモリ・チップ２０１、２０２、２０３、２０４メモリ・ブロック２１９ライトプロテクト信号３００指定手段４００ライトプロテクト設定手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４７１ 8728−4Ｍ

Claims

【特許請求の範囲】

【請求項１】複数のビット線と複数のワード線を有する
半導体記憶装置において、第１端子がデータ記憶ノードであり、第２端子が第１基
準電位であるキャパシタおよびゲートが該ワード線に接
続されると共に、ソース、ドレインの一方が該ビット線
に接続され、かつ該ソース、該ドレインの他方が該キャ
パシタの該第１端子に接続されたスイッチング・トラン
ジスタを有する第１メモリセルと、ゲートが該ワード線に接続されたスイッチング・トラン
ジスタおよび該ワード線の選択、非選択にかかわらず該
ビット線に実質的に電気的に接続されないキャパシタを
有する第２メモリセルとを備えた半導体記憶装置。
【請求項２】前記第２メモリセルの前記スイッチング・
トランジスタのソースとドレインとが、前記ゲートに接
続している前記ワード線の選択、非選択にかかわらず、
常に導通しない請求項１記載の半導体記憶装置。
【請求項３】常に導通しないスイッチング・トランジス
タを設ける代わりに、該スイッチング・トランジスタを
省略した請求項１記載の半導体記憶装置。
【請求項４】前記第２メモリセルの前記スイッチング・
トランジスタのソース、ドレインと前記キャパシタの前
記第１端子とが電気的に接続されていない請求項１記載
の半導体記憶装置。
【請求項５】前記第２メモリセルの前記スイッチング・
トランジスタのソース、ドレインと前記ビット線とが電
気的に接続されていない請求項１記載の半導体記憶装
置。
【請求項６】前記第１メモリセル又は前記第２メモリセ
ルが接続される前記ビット線を前記第１基準電位と無関
係な第２基準電位にプリチャージするプリチャージ手段
と、前記第１メモリセルの前記キャパシタの前記データ記憶
ノードを該第２基準電位とは異なる第３基準電位に初期
化する初期化手段とを備え、該初期化手段による初期化が行われた後に、読み出し動
作において、前記ワード線の選択により、該第１メモリ
セルを選択したときにはビット線電位が変化し、該第２
メモリセルを選択したときにはビット線電位が変化しな
いようにした請求項１記載の半導体記憶装置。
【請求項７】前記第１メモリセルによる前記ビット線の
電位変化の約半分の電位変化を該ビット線に生じさせる
ビット線電位変化手段を備えた請求項６記載の半導体記
憶装置。
【請求項８】前記第１メモリセルおよび前記第２メモリ
セルが混在する領域を外部入力データの書き込みから保
護する保護手段を備えた請求項１記載の半導体記憶装
置。
【請求項９】前記第１メモリセルおよび前記第２メモリ
セルが混在し、前記保護手段により外部入力データの書
き込みから保護された第１の領域と、該第１メモリセル
のみが存在し、書き込みが可能な第２の領域とを同一基
板上に混在させて形成した請求項８記載の半導体記憶装
置。
【請求項１０】前記第１の領域がＲＯＭ領域であり、前
記第２の領域がＲＡＭ領域である請求項９記載の半導体
記憶装置。
【請求項１１】複数のビット線と複数のワード線を有す
る半導体記憶装置において、第１端子がデータ記憶ノードであり、第２端子が第１基
準電位であるキャパシタおよびゲートが該ワード線に接
続されると共に、ソース、ドレインの一方が該ビット線
に接続され、かつ該ソース、該ドレインの他方が該キャ
パシタの該第１端子に接続されたスイッチング・トラン
ジスタを有する第１メモリセルと、該第１メモリセル同様にキャパシタおよびスイッチング
・トランジスタを有し、該キャパシタがその容量が比較
的小さい、又は実質的にゼロとみなせるキャパシタであ
る第３メモリセルとを備えた半導体記憶装置。
【請求項１２】容量が実質的にゼロとみなせるキャパシ
タを設ける代わりに、該キャパシタを省略した請求項１
１記載の半導体記憶装置。
【請求項１３】前記第１メモリセル又は前記第３メモリ
セルが接続される前記ビット線を前記第１基準電位と無
関係な第２基準電位にプリチャージするプリチャージ手
段と、前記第１メモリセルの前記キャパシタの前記データ記憶
ノードを該第２基準電位とは異なる第３基準電位に初期
化する初期化手段とを備え、該初期化手段による初期化が行われた後に、読み出し動
作において、前記ワード線の選択により、該第１メモリ
セルを選択したときにはビット線電位が変化し、該第３
メモリセルを選択したときにはビット線電位が変化しな
いようにした請求項１１記載の半導体記憶装置。
【請求項１４】前記第１メモリセルによる前記ビット線
の電位変化の約半分の電位変化を該ビット線に生じさせ
るビット線電位変化手段を備えた請求項１１記載の半導
体記憶装置。
【請求項１５】前記第１メモリセルおよび前記第３メモ
リセルが混在する領域を外部入力データの書き込みから
保護する保護手段を備えた請求項１１記載の半導体記憶
装置。
【請求項１６】前記第１メモリセルおよび前記第３メモ
リセルが混在し、前記保護手段により書き込みから保護
された第３の領域と、該第１メモリセルのみが存在し、
書き込みが可能な第４の領域とを同一基板上に混在させ
て形成した請求項１５記載の半導体記憶装置。
【請求項１７】前記第３の領域がＲＯＭ領域であり、前
記第４の領域がＲＡＭ領域である請求項１６記載の半導
体記憶装置。
【請求項１８】複数の領域からなる半導体記憶装置であ
って、各領域が前記ＲＯＭ領域と前記ＲＡＭ領域とに任
意に選択可能な請求項１０又は請求項１７記載の半導体
記憶装置。