JPH05276759A - 昇降圧インバータ回路 - Google Patents
昇降圧インバータ回路Info
- Publication number
- JPH05276759A JPH05276759A JP4063936A JP6393692A JPH05276759A JP H05276759 A JPH05276759 A JP H05276759A JP 4063936 A JP4063936 A JP 4063936A JP 6393692 A JP6393692 A JP 6393692A JP H05276759 A JPH05276759 A JP H05276759A
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- JP
- Japan
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- switching elements
- circuit
- power supply
- duty
- inverter circuit
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- Pending
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Abstract
(57)【要約】
【目的】 昇降式インバータ回路において、スイッチン
グ素子に印加される電圧を低減し、かつスイッチング素
子の駆動回路を容易に実現できる回路を提供することを
目的とする。 【構成】 フルブリッジを構成する４個のスイッチング
素子５、６、７および８を備え、このスイッチング素子
のうち入力電源１のプラス側に接続されたスイッチング
素子５、６をオンデューティ５０％固定で動作させ、マ
イナス側に接続されたスイッチング素子７、８のみプッ
シュプルモードで０％から１００％までパルス幅変調を
かけて制御することを特徴とする。
グ素子に印加される電圧を低減し、かつスイッチング素
子の駆動回路を容易に実現できる回路を提供することを
目的とする。 【構成】 フルブリッジを構成する４個のスイッチング
素子５、６、７および８を備え、このスイッチング素子
のうち入力電源１のプラス側に接続されたスイッチング
素子５、６をオンデューティ５０％固定で動作させ、マ
イナス側に接続されたスイッチング素子７、８のみプッ
シュプルモードで０％から１００％までパルス幅変調を
かけて制御することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ電源回路に
利用する。特に、フルブリッジ型インバータ回路に関す
る。
利用する。特に、フルブリッジ型インバータ回路に関す
る。
【０００２】
【従来の技術】従来例は、図３に示すように、昇降圧用
インダクタ２と帰還用ダイオード３とを有するプッシュ
プル型インバータにより構成され、スイッチング素子９
および１０をプッシュプルモードでパルス幅変調を掛け
てオンデューティを０％から１００％まで制御すること
により、変換トランス４の二次側出力電圧を安定化させ
ている。
インダクタ２と帰還用ダイオード３とを有するプッシュ
プル型インバータにより構成され、スイッチング素子９
および１０をプッシュプルモードでパルス幅変調を掛け
てオンデューティを０％から１００％まで制御すること
により、変換トランス４の二次側出力電圧を安定化させ
ている。
【０００３】
【発明が解決しようとする課題】このような従来例で
は、スイッチング素子９および１０のうちのどちらか一
方だけがオンしている期間は、変換トランス４の一次側
巻線のうちのスイッチング素子によって駆動されていな
い側の巻線にも回路入力電圧が誘起されるので、スイッ
チング素子９および１０のそれぞれに印加される電圧
（ＦＥＴの場合はドレイン−ソース間電圧、トランジス
タの場合はコレクタ−エミッタ間電圧）は回路入力電圧
の２倍になる。さらに、配線のインダクタンスや変換ト
ランス４の洩れインダクタンスによりスイッチング素子
９および１０が各々オフする瞬間にスパイク電圧が発生
し、そのピーク値は印加電圧の１．５〜２倍にまで達す
るので、入力電圧が高い場合には使用できなくなる欠点
があった。また、プッシュプル型と同一の出力電力容量
を確保したままこの欠点を解決するためにフルブリッジ
型インバータを採用して昇降圧インバータとして動作さ
せる場合に、各スイッチング素子にパルス幅変調を掛け
てオンデューティを調整すると、スイッチング素子の駆
動回路がプッシュプル型に比べて著しく複雑になる欠点
があった。
は、スイッチング素子９および１０のうちのどちらか一
方だけがオンしている期間は、変換トランス４の一次側
巻線のうちのスイッチング素子によって駆動されていな
い側の巻線にも回路入力電圧が誘起されるので、スイッ
チング素子９および１０のそれぞれに印加される電圧
（ＦＥＴの場合はドレイン−ソース間電圧、トランジス
タの場合はコレクタ−エミッタ間電圧）は回路入力電圧
の２倍になる。さらに、配線のインダクタンスや変換ト
ランス４の洩れインダクタンスによりスイッチング素子
９および１０が各々オフする瞬間にスパイク電圧が発生
し、そのピーク値は印加電圧の１．５〜２倍にまで達す
るので、入力電圧が高い場合には使用できなくなる欠点
があった。また、プッシュプル型と同一の出力電力容量
を確保したままこの欠点を解決するためにフルブリッジ
型インバータを採用して昇降圧インバータとして動作さ
せる場合に、各スイッチング素子にパルス幅変調を掛け
てオンデューティを調整すると、スイッチング素子の駆
動回路がプッシュプル型に比べて著しく複雑になる欠点
があった。
【０００４】本発明は、このような欠点を除去するもの
で、スイッチング素子に印加される電圧を低減し、スイ
ッチング素子の駆動回路を簡単にする手段をもつ昇降圧
インバータ回路を提供することを目的とする。
で、スイッチング素子に印加される電圧を低減し、スイ
ッチング素子の駆動回路を簡単にする手段をもつ昇降圧
インバータ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、直列巻線の一
端とこの分路巻線の一端とがこの直流電源の正極に接続
され、この分路巻線の他端が帰還用ダイオードを経由し
てこの直流電源の負極に接続された昇降圧用インダクタ
と、変換トランスとを備えた昇降圧用インバータ回路に
おいて、上記昇降圧用インダクタの直列巻線の他端と上
記直流電源の負極とのそれぞれに入力端子が接続され、
出力端子が上記変換トランスの入力端子に接続され各枝
路にスイッチング素子が挿入されたフルブリッジ回路を
備え、このフルブリッジ回路を構成するスイッチング素
子のうちの上記昇降圧用インダクタの直列巻線の他端に
接続された二個のスイッチング素子を所定率のオンデュ
ーティ動作に固定する手段と、上記直流電源の負極に接
続された二個のスイッチング素子をプッシュプルモード
でオンデューティ０％から１００％までパルス幅変調制
御する手段とを備えたことを特徴とする。
端とこの分路巻線の一端とがこの直流電源の正極に接続
され、この分路巻線の他端が帰還用ダイオードを経由し
てこの直流電源の負極に接続された昇降圧用インダクタ
と、変換トランスとを備えた昇降圧用インバータ回路に
おいて、上記昇降圧用インダクタの直列巻線の他端と上
記直流電源の負極とのそれぞれに入力端子が接続され、
出力端子が上記変換トランスの入力端子に接続され各枝
路にスイッチング素子が挿入されたフルブリッジ回路を
備え、このフルブリッジ回路を構成するスイッチング素
子のうちの上記昇降圧用インダクタの直列巻線の他端に
接続された二個のスイッチング素子を所定率のオンデュ
ーティ動作に固定する手段と、上記直流電源の負極に接
続された二個のスイッチング素子をプッシュプルモード
でオンデューティ０％から１００％までパルス幅変調制
御する手段とを備えたことを特徴とする。
【０００６】ここで、上記所定率が約５０％であっても
良い。
良い。
【０００７】
【作用】フルブリッジを構成する４個のスイッチング素
子のうち入力電源１のプラス側に接続された２個のスイ
ッチング素子をオンデューティ５０％固定で動作させ、
マイナス側に接続された残りの２個のスイッチング素子
をプッシュプルモードで０％から１００％までパルス幅
変調をかけて制御する。すなわち、オンデューティ５０
％以上では、昇降圧用インダクタにエネルギが蓄積さ
れ、これが入力電源に重畳されて変換トランスに印加さ
れる電圧は昇圧され、一方、オンデューティ５０％以下
では、昇降圧用インダクタで電圧降下を生じて変換トラ
ンスに印加される電圧は降圧される。
子のうち入力電源１のプラス側に接続された２個のスイ
ッチング素子をオンデューティ５０％固定で動作させ、
マイナス側に接続された残りの２個のスイッチング素子
をプッシュプルモードで０％から１００％までパルス幅
変調をかけて制御する。すなわち、オンデューティ５０
％以上では、昇降圧用インダクタにエネルギが蓄積さ
れ、これが入力電源に重畳されて変換トランスに印加さ
れる電圧は昇圧され、一方、オンデューティ５０％以下
では、昇降圧用インダクタで電圧降下を生じて変換トラ
ンスに印加される電圧は降圧される。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示す回路接続
図である。この実施例は、図１に示すように、直列巻線
の一端とこの分路巻線の一端とがこの入力電源１の正極
に接続され、この分路巻線の他端が帰還用ダイオード３
を経由してこの入力電源１の負極に接続された昇降圧用
インダクタ２と、変換トランス４とを備え、さらに、本
発明の特徴とする手段として、昇降圧用インダクタ２の
直列巻線の他端と入力電源１の負極とのそれぞれに入力
端子が接続され、出力端子が変換トランス４の入力端子
に接続され各枝路にスイッチング素子５、６、７および
８が挿入されたフルブリッジ回路を備え、このフルブリ
ッジ回路を構成するスイッチング素子５、６、７および
８のうちの昇降圧用インダクタ２の直列巻線の他端に接
続された二個のスイッチング素子５および６をオンデュ
ーティ５０％動作に固定する手段である動作固定回路１
５と、入力電源１の負極に接続された二個のスイッチン
グ素子７および８をプッシュプルモードでオンデューテ
ィ０％から１００％までパルス幅変調制御する手段であ
るＰＷＭ制御回路２０とを備える。
して説明する。図１はこの実施例の構成を示す回路接続
図である。この実施例は、図１に示すように、直列巻線
の一端とこの分路巻線の一端とがこの入力電源１の正極
に接続され、この分路巻線の他端が帰還用ダイオード３
を経由してこの入力電源１の負極に接続された昇降圧用
インダクタ２と、変換トランス４とを備え、さらに、本
発明の特徴とする手段として、昇降圧用インダクタ２の
直列巻線の他端と入力電源１の負極とのそれぞれに入力
端子が接続され、出力端子が変換トランス４の入力端子
に接続され各枝路にスイッチング素子５、６、７および
８が挿入されたフルブリッジ回路を備え、このフルブリ
ッジ回路を構成するスイッチング素子５、６、７および
８のうちの昇降圧用インダクタ２の直列巻線の他端に接
続された二個のスイッチング素子５および６をオンデュ
ーティ５０％動作に固定する手段である動作固定回路１
５と、入力電源１の負極に接続された二個のスイッチン
グ素子７および８をプッシュプルモードでオンデューテ
ィ０％から１００％までパルス幅変調制御する手段であ
るＰＷＭ制御回路２０とを備える。
【０００９】次に、この実施例の動作を説明する。図２
にスイッチング素子５、６、７および８の各々に加わる
電圧波形と、変換トランス４の一次側巻線間の電圧波形
とを示す。スイッチング素子５および８がオンすると、
変換トランス４の一次側巻線に対して端子ａにプラス極
性、端子ｂにマイナス極性の電圧が入力電源１から印加
される。スイッチング素子６および７がオンする期間で
は前記極性と逆極性で変換トランス４の一次側巻線に入
力電圧が印加される。
にスイッチング素子５、６、７および８の各々に加わる
電圧波形と、変換トランス４の一次側巻線間の電圧波形
とを示す。スイッチング素子５および８がオンすると、
変換トランス４の一次側巻線に対して端子ａにプラス極
性、端子ｂにマイナス極性の電圧が入力電源１から印加
される。スイッチング素子６および７がオンする期間で
は前記極性と逆極性で変換トランス４の一次側巻線に入
力電圧が印加される。
【００１０】次に図２の実線で示したオンデューティ５
０％以上の昇圧モードで、スイッチング素子６および８
がオンする期間では、昇降圧用インダクタ２を介して回
路がショートされて昇降圧用インダクタ２にエネルギが
蓄積される。この蓄積されたエネルギはスイッチング素
子５および８がオンするかまたはスイッチング素子６お
よび７がオンする期間に入力電源１に重畳され、この結
果として変換トランス４に印加される電圧は昇圧され
る。
０％以上の昇圧モードで、スイッチング素子６および８
がオンする期間では、昇降圧用インダクタ２を介して回
路がショートされて昇降圧用インダクタ２にエネルギが
蓄積される。この蓄積されたエネルギはスイッチング素
子５および８がオンするかまたはスイッチング素子６お
よび７がオンする期間に入力電源１に重畳され、この結
果として変換トランス４に印加される電圧は昇圧され
る。
【００１１】また、図２の破線で示したオンデューティ
５０％以下の降圧モードでは、スイッチング素子５また
はスイッチング素子６のみがオンする期間で、その前の
状態に昇降圧用インダクタ２および変換トランス４の自
己インダクタンスに蓄積されたエネルギは昇降圧用イン
ダクタ２のフライバック効果により帰還用ダイオード３
を介して入力電源１に帰還される。このオンデューティ
が５０％以下で変換トランス４の巻線駆動に休止期間の
有るモードでは、インバータ回路の入力電圧は昇降圧用
インダクタ２により電圧降下を生じ、変換トランス４に
印加される電圧は降圧される。
５０％以下の降圧モードでは、スイッチング素子５また
はスイッチング素子６のみがオンする期間で、その前の
状態に昇降圧用インダクタ２および変換トランス４の自
己インダクタンスに蓄積されたエネルギは昇降圧用イン
ダクタ２のフライバック効果により帰還用ダイオード３
を介して入力電源１に帰還される。このオンデューティ
が５０％以下で変換トランス４の巻線駆動に休止期間の
有るモードでは、インバータ回路の入力電圧は昇降圧用
インダクタ２により電圧降下を生じ、変換トランス４に
印加される電圧は降圧される。
【００１２】このように本発明のインバータ回路の動作
は図３に示すプッシュプル型インバータ回路と同一であ
り、パルス幅変調はスイッチング素子７とスイッチング
素子８とについてのみプッシュプルモードで行えばよ
く、さらにこれらの素子は入力電源１のマイナス側に接
続されているので駆動回路のマイナスを共通にできる。
すなわち、スイッチング素子５および６はパルストラン
ス等で固定デューティで動作させておけば、駆動回路を
プッシュプル型インバータ回路とほぼ同程度の回路規模
で容易に実現できる。
は図３に示すプッシュプル型インバータ回路と同一であ
り、パルス幅変調はスイッチング素子７とスイッチング
素子８とについてのみプッシュプルモードで行えばよ
く、さらにこれらの素子は入力電源１のマイナス側に接
続されているので駆動回路のマイナスを共通にできる。
すなわち、スイッチング素子５および６はパルストラン
ス等で固定デューティで動作させておけば、駆動回路を
プッシュプル型インバータ回路とほぼ同程度の回路規模
で容易に実現できる。
【００１３】また回路構成がフルブリッジ型であるの
で、各スイッチング素子５、６、７および８に加わる電
圧は入力電源１の電圧と同一となる。したがって素子の
耐圧を考慮すると、従来のプッシュプル型の２倍の入力
電圧条件でも使用が可能になる。
で、各スイッチング素子５、６、７および８に加わる電
圧は入力電源１の電圧と同一となる。したがって素子の
耐圧を考慮すると、従来のプッシュプル型の２倍の入力
電圧条件でも使用が可能になる。
【００１４】
【発明の効果】本発明は、以上説明したように、フルブ
リッジ回路を構成する４個のスイッチング素子のうち入
力電源のプラス側に接続された素子をオンデューティ５
０％固定で動作させ、マイナス側に接続された素子をプ
ッシュプルモードでパルス幅変調を掛けるフルブリッジ
型インバータを用いたので、駆動回路が容易で出力電力
容量がプッシュプル型と同一のまま２倍の入力電圧条件
まで使用できる効果がある。
リッジ回路を構成する４個のスイッチング素子のうち入
力電源のプラス側に接続された素子をオンデューティ５
０％固定で動作させ、マイナス側に接続された素子をプ
ッシュプルモードでパルス幅変調を掛けるフルブリッジ
型インバータを用いたので、駆動回路が容易で出力電力
容量がプッシュプル型と同一のまま２倍の入力電圧条件
まで使用できる効果がある。
【図１】本発明実施例の構成を示す回路接続図。
【図２】図１の各部での信号波形を示す波形図。
【図３】従来例の構成を示す回路接続図。
１ 入力電源 ２ 昇降圧用インダクタ ３ 帰還用ダイオード ４ 変換トランス ５、６、７、８、９、１０ スイッチング素子 １５ 動作固定回路 ２０、２５ パルス幅変調制御回路（ＰＷＭ制御回路）
Claims (2)
- 【請求項１】 直列巻線の一端とこの分路巻線の一端と
がこの直流電源の正極に接続され、この分路巻線の他端
が帰還用ダイオードを経由してこの直流電源の負極に接
続された昇降圧用インダクタと、変換トランスとを備え
た昇降圧用インバータ回路において、 上記昇降圧用インダクタの直列巻線の他端と上記直流電
源の負極とのそれぞれに入力端子が接続され、出力端子
が上記変換トランスの入力端子に接続され各枝路にスイ
ッチング素子が挿入されたフルブリッジ回路を備え、 このフルブリッジ回路を構成するスイッチング素子のう
ちの上記昇降圧用インダクタの直列巻線の他端に接続さ
れた二個のスイッチング素子を所定率のオンデューティ
動作に固定する手段と、上記直流電源の負極に接続され
た二個のスイッチング素子をプッシュプルモードでオン
デューティ０％から１００％までパルス幅変調制御する
手段とを備えたことを特徴とする昇降圧インバータ回
路。 - 【請求項２】 上記所定率が約５０％である請求項１記
載の昇降圧インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063936A JPH05276759A (ja) | 1992-03-19 | 1992-03-19 | 昇降圧インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063936A JPH05276759A (ja) | 1992-03-19 | 1992-03-19 | 昇降圧インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276759A true JPH05276759A (ja) | 1993-10-22 |
Family
ID=13243737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063936A Pending JPH05276759A (ja) | 1992-03-19 | 1992-03-19 | 昇降圧インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609138B1 (ko) * | 2004-12-23 | 2006-08-08 | 재단법인 포항산업과학연구원 | 병렬 공진형 ｄｃ/ｄｃ 컨버터 |
| KR100746450B1 (ko) * | 2006-09-20 | 2007-08-03 | 리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드 | 풀 브리지 인버터 |
| WO2018043480A1 (ja) * | 2016-09-01 | 2018-03-08 | 国立大学法人筑波大学 | 負荷駆動回路、負荷駆動システム及び負荷駆動方法 |
-
1992
- 1992-03-19 JP JP4063936A patent/JPH05276759A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609138B1 (ko) * | 2004-12-23 | 2006-08-08 | 재단법인 포항산업과학연구원 | 병렬 공진형 ｄｃ/ｄｃ 컨버터 |
| KR100746450B1 (ko) * | 2006-09-20 | 2007-08-03 | 리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드 | 풀 브리지 인버터 |
| WO2018043480A1 (ja) * | 2016-09-01 | 2018-03-08 | 国立大学法人筑波大学 | 負荷駆動回路、負荷駆動システム及び負荷駆動方法 |
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