JPH05275546A - Semiconductor device, its new buried interconnection structure thereof, and forming methods of each - Google Patents
Semiconductor device, its new buried interconnection structure thereof, and forming methods of eachInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳ及びバイポーラ
（Ｂｉ−ＭＯＳ及びＢｉ−ＣＭＯＳを含む）集積回路の
分野に関し、特に、シリコン基板上のトランジスタ拡散
領域間並びにトランジスタ拡散領域とゲート層ポリシリ
コンとの間に接触を成立させる方法に関する。この接触
方法は隆起ソース／ドレイン型構造及びケイ化又は高融
点金属局所相互接続セグメントと組合せて使用して、デ
バイス密度のより高い集積回路を得るものに関する。FIELD OF THE INVENTION The present invention relates to the field of MOS and bipolar (including Bi-MOS and Bi-CMOS) integrated circuits, and more particularly between transistor diffusion regions on a silicon substrate and between transistor diffusion regions and gate layer polysilicon. Relates to a method of establishing contact between. This contact method relates to using in combination with raised source / drain type structures and silicide or refractory metal local interconnect segments to obtain higher device density integrated circuits.
【０００２】[0002]
【従来の技術】半導体デバイスを製造するときには、基
板のいくつかの領域の間に電気的接触を成立させる必要
がある。従来の方法では、それらの領域を接触させるた
めに、これまで第１の金属層及び第２の金属層を使用す
るか、あるいは埋込み接点を使用していた。従来の方法
によれば、まず、複数のデバイス領域を形成する。それ
らのデバイス領域はトランジスタであっても良く、互い
に接続する少数のトランジスタであるかもしれない。次
に、半導体の表面を少なくとも１つの誘電体材料の層に
より被覆する。続いてこの誘電体をマスキングし、エッ
チングして、接点穴（コンタクトホール）又は通路（ビ
アホール）として知られる開口を誘電体に形成する。そ
れらの開口は、接触を成立させるべき基板の部分を露出
させる。次に、上部に位置する誘電体を被覆すると共
に、開口を充填するように、基板の表面に導電性材料の
層を蒸着する。この層は「第１の金属」として知られて
いる。次に、導電体材料をフォトレジストで被覆する。
続いてフォトレジストをパターン規定し、エッチングを
実行して、金属層の複数の所定の部分を除去する。次に
残っているフォトレジストを除去して、通路開口の間に
相互接続線を形成するようにパターン規定された導電性
材料を残す。それらの相互接続線は基板上の様々に異な
るデバイス領域を電気的に接続し、外部リード線への電
気的接触を可能にする。半導体デバイスの密度を大きく
することが要求されているため、半導体製造業界では与
えられる半導体の表面上のデバイス及び構造の数を増や
してきた。最近まで、この工程は主に既存のデザインや
素子を小型化することから成っていた。BACKGROUND OF THE INVENTION When manufacturing semiconductor devices, it is necessary to establish electrical contact between several regions of a substrate. Conventional methods have hitherto used either a first metal layer and a second metal layer, or a buried contact, to contact those regions. According to the conventional method, first, a plurality of device regions are formed. The device regions may be transistors and may be a small number of transistors connected together. The surface of the semiconductor is then covered with at least one layer of dielectric material. This dielectric is then masked and etched to form openings in the dielectric known as contact holes (contact holes) or vias (via holes). The openings expose the portion of the substrate where contact is to be established. Next, a layer of conductive material is deposited on the surface of the substrate to cover the overlying dielectric and fill the opening. This layer is known as the "first metal". Next, the conductor material is coated with photoresist.
The photoresist is then patterned and etching is performed to remove a plurality of predetermined portions of the metal layer. The remaining photoresist is then removed, leaving the conductive material patterned to form interconnect lines between the via openings. The interconnect lines electrically connect different device areas on the substrate and allow electrical contact to external leads. Due to the demand for greater density of semiconductor devices, the semiconductor manufacturing industry has increased the number of devices and structures on the surface of a given semiconductor. Until recently, this process has mainly consisted of miniaturizing existing designs and devices.
【０００３】第１のメタライズ層と第２のメタライズ層
は集積回路の密度を著しく制限する。従来の方法におい
ては、各ＣＭＯＳインバータのトランジスタドレイン又
はゲートを接続し、トランジスタドレインを次の段のゲ
ートに接続することを目的として金属層を使用する。The first and second metallization layers severely limit the density of integrated circuits. In the conventional method, a metal layer is used for the purpose of connecting the transistor drain or gate of each CMOS inverter and connecting the transistor drain to the gate of the next stage.
【０００４】ｐチャネルトランジスタとｎチャネルトラ
ンジスタ並びに拡散領域とゲートを第１の金属を使用せ
ずに直接に接触させる接点を形成する方法の１つは、自
己整合ケイ化物を使用するというものである。そのよう
な自己整合ケイ化物は高融点金属から成る層を蒸着し且
つアニールすることにより形成される。高融点金属はシ
リコンと反応してケイ化物を形成すると共に、アニール
用ガスと反応して上面高融点金属化合物層（多くの場合
に窒化チタンなどの窒化物）を形成する。従来の方法に
よれば、その高融点金属化合物層を除去して、導電層と
してケイ化物を残す。従来の方法の１つは、追加フォト
リトグラフィ工程によって形成される高融点金属化合物
層の部分を局所相互接続パッド（ストラップともいう）
として使用することにより、局所相互接続部を形成して
いた。そのような方法の１つは窒素環境の中でチタンを
アニールして、窒化チタンと、ケイ化チタンとを形成す
る。次に、窒化チタンをマスキングし、選択的にエッチ
ングして、ケイ化物が形成されていない領域の上に局所
相互接続部を形成する複数の窒化チタンパッドを形成す
る。このチタン相互接続方式によれば、幾何学的接合部
の数は最小で良いので、回路の性能は向上し、デバイス
密度は増す。この技法では、インバータ又はゲートごと
にトランジスタのソースとドレインを接続すると共に、
トランジスタのドレインを次の段のゲートと接続するた
めに、局所相互接続部を形成することができる。ところ
が、ケイ化チタン及び／又は窒化チタン相互接続部を使
用してゲートを接続する従来の方法は、クロスオーバゲ
ートに接触せずにデバイス領域の中でゲートのクロスオ
ーバを実現できない。従って、デバイス領域を通過する
電気的に結合しないクロスオーバ構造を有する従来の方
法においては、依然として、第１の金属を使用すること
が必要である。第２のポリシリコン層の使用により交さ
部を隔離できるが、この層は重大な段差被覆の問題を引
起こすと共に、望ましくない追加の高温処理工程を要求
する。従来の接点形成方法のもう１つの欠点は専用の拡
散領域を必要とするために、接合キャパシタンスに著し
い損害が及び、その結果、回路の性能が低下してしまう
ことである。そこで、必要であるのは、第１の金属を使
用せずに局所相互接続部を形成でき、しかも、ゲート構
造の非結合クロスオーバを可能にし、好ましくは接合面
積を縮小できるような方法である。One method of forming a contact that directly contacts the p-channel transistor and the n-channel transistor and the diffusion region and the gate without using the first metal is to use a self-aligned silicide. .. Such self-aligned silicides are formed by depositing and annealing a layer of refractory metal. The refractory metal reacts with silicon to form a silicide and also reacts with an annealing gas to form a top refractory metal compound layer (often a nitride such as titanium nitride). According to conventional methods, the refractory metal compound layer is removed, leaving the silicide as the conductive layer. One conventional method is to use a portion of the refractory metal compound layer formed by an additional photolithography process to form a local interconnect pad (also called a strap).
To form a local interconnect. One such method anneals titanium in a nitrogen environment to form titanium nitride and titanium silicide. The titanium nitride is then masked and selectively etched to form a plurality of titanium nitride pads that form local interconnects over the areas where the silicide is not formed. With this titanium interconnect scheme, the minimum number of geometrical junctions is sufficient, which improves circuit performance and device density. In this technique, the source and drain of the transistor are connected for each inverter or gate, and
A local interconnect may be formed to connect the drain of the transistor with the gate of the next stage. However, conventional methods of connecting gates using titanium silicide and / or titanium nitride interconnects cannot achieve gate crossover within the device area without contacting the crossover gate. Therefore, it is still necessary to use the first metal in conventional methods with non-electrically coupled crossover structures that pass through the device region. The use of a second polysilicon layer allows isolation of the intersection, but this layer causes serious step coverage problems and requires additional undesired high temperature processing steps. Another drawback of the conventional contact formation method is that it requires a dedicated diffusion area, which results in significant damage to the junction capacitance, resulting in poor circuit performance. Therefore, what is needed is a method that allows the formation of local interconnects without the use of a first metal, yet allows for non-coupling crossover of the gate structure and preferably reduces the junction area. ..
【０００５】従来の方法の別の問題点は、単結晶シリコ
ンへのＮ+ 拡散領域とＰ+ 拡散領域との分離距離を維持
しなければならないことである。Ｎ+ 拡散領域とＰ+ 拡
散領域との分離距離を維持しておかなければ、ラッチア
ップが起こる。そこで、必要であるのは、ソース構造と
ドレイン構造をラッチアップを引起こさずにより近接さ
せて配置できるようにする方法である。Another problem with the conventional method is that the separation distance between the N + diffusion region and the P + diffusion region in single crystal silicon must be maintained. Latch-up occurs unless the separation distance between the N + diffusion region and the P + diffusion region is maintained. Therefore, what is needed is a method that allows the source structure and the drain structure to be arranged closer to each other without causing latch-up.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、シリコン基
板上に密度を向上させたＭＯＳ半導体デバイスを形成す
る方法を得ることである。SUMMARY OF THE INVENTION The present invention is directed to a method of forming an improved density MOS semiconductor device on a silicon substrate.
【０００７】[0007]
【課題を解決するための手段】密度の向上は、トランジ
スタの拡散領域を互いに電気的に結合すると共に、トラ
ンジスタの拡散領域をゲート層と結合するために新規な
埋込み相互接続部を使用することにより実現できる。こ
の埋込み相互接続方法は、選択ポリ−エピシリコン成長
により形成される隆起ソース／ドレイン構造と、ケイ化
ソース／ドレイン／ゲート相互接続セグメントとを使用
する。通常の処理方法を使用して、シリコン基板上に第
１のフィールド酸化物と、その下部に位置する構造とを
形成する。次に、フィールド酸化物層の一部分の上に埋
込み導体を形成する。次に、半導体基板の表面上に選択
ポリ−エピの層を成長させる。続いて、選択ポリ−エピ
シリコンの層の複数の所定の部分を酸化する。その酸化
によって第２のフィールド酸化物ができ、酸化物領域は
デバイスを隔離するように埋込み導体の上と、デバイス
領域の周囲とに形成される。次に、選択ポリ−エピ層の
デバイス領域の中と、フィールド酸化物領域の上面とに
ゲート構造を形成する。次に、導電性材料から成る層を
蒸着し、ケイ化し、エッチングして、複数のケイ化物セ
グメントを形成する。それらのケイ化物セグメントは拡
散領域を互いに電気的に結合すると共に、拡散領域を次
の段のゲートに電気的に結合する。ケイ化物セグメント
は埋込み導体とも電気接触する。埋込み導体に電気的に
結合しているケイ化物セグメントは、拡散領域を互いに
電気的に結合すると共に、拡散領域を次の段のゲートに
電気的に結合する電気的経路を形成する。埋込み導体
と、拡散領域及び／又はゲート層に電気的に結合してい
るケイ化物セグメントとにより形成される電気的経路を
埋込み相互接続部という。埋込み相互接続部によりゲー
トのクロスオーバが可能になり、また、電気的に接続す
べきゲートに対し容易に電気接続ができる。埋込み相互
接続部と、隆起ソース／ドレイン構造と、ケイ化との組
合せにより、デバイス密度を著しく増すことができる。Increased density is achieved by electrically coupling the diffusion regions of the transistor to each other and by using a novel buried interconnect to couple the diffusion region of the transistor to the gate layer. realizable. This buried interconnect method uses a raised source / drain structure formed by selective poly-episilicon growth and a silicided source / drain / gate interconnect segment. A conventional processing method is used to form the first field oxide and the underlying structure on the silicon substrate. Next, a buried conductor is formed over a portion of the field oxide layer. Next, a layer of selective poly-epi is grown on the surface of the semiconductor substrate. Subsequently, a plurality of predetermined portions of the selected poly-episilicon layer are oxidized. The oxidation forms a second field oxide, and oxide regions are formed over the buried conductor and around the device region to isolate the device. Next, a gate structure is formed in the device region of the selected poly-epi layer and in the upper surface of the field oxide region. Next, a layer of conductive material is deposited, silicided, and etched to form a plurality of silicide segments. The silicide segments electrically couple the diffusion regions to each other and to the gate of the next stage. The silicide segment also makes electrical contact with the buried conductor. The silicide segments, which are electrically coupled to the buried conductors, electrically couple the diffusion regions to each other and form an electrical path that electrically couples the diffusion regions to the gate of the next stage. The electrical path formed by the buried conductor and the silicide segment electrically coupled to the diffusion region and / or the gate layer is referred to as the buried interconnect. Buried interconnects allow for gate crossover and easy electrical connection to the gate to be electrically connected. The combination of buried interconnects, raised source / drain structures and silicidation can significantly increase device density.
【０００８】[0008]
【実施例】半導体基板上に新規な埋込み相互接続部を形
成することに関して本発明を説明する。以下の説明中、
本発明を完全に理解させるために、厚さ、使用する材料
の種類、基本処理工程などの数多くの特定の事項を詳細
に挙げるが、それらの特定の詳細な事項がなくとも本発
明を実施できることは当業者には自明であろう。場合に
よっては、本発明を無用にわかりにくくしないために、
周知の処理工程を詳細には説明しなかった。本発明を相
補形金属酸化物半導体（ＣＭＯＳ）デバイスに組込むも
のとして説明する。以下の説明は例示のみを目的として
おり、別の種類の半導体デバイスについても本発明を実
施しうることは当業者には理解されるであろう。DETAILED DESCRIPTION OF THE INVENTION The present invention is described with respect to forming novel buried interconnects on a semiconductor substrate. In the explanation below,
To give a complete understanding of the present invention, numerous specific details are set forth, such as thickness, type of material used, basic processing steps, etc., but the invention may be practiced without those specific details. Will be obvious to those skilled in the art. In some cases, in order not to unnecessarily obscure the present invention,
Well-known process steps have not been described in detail. The present invention is described as being incorporated into a complementary metal oxide semiconductor (CMOS) device. Those skilled in the art will appreciate that the following description is for illustrative purposes only, and that the invention may be practiced with other types of semiconductor devices.
【０００９】第１の処理工程はフィールド酸化物領域及
びその下方に位置する形状の形成を必要とする。図１
は、フィールド酸化物領域１２、１４及び１６を有する
半導体基板１０を示す。図１にはＰウエル１８も示され
ている。このＰウエル１８は、半導体基板に形成するこ
とが可能である種類の下部形状の１つを代表しているに
すぎない。所定の半導体基板には、Ｎウエルなどの他の
種類の構造も組込むことができるであろう。Ｐウエルと
フィールド酸化物領域は当業者には良く知られている方
法により形成される。本実施例では、Ｐウエルは薄い酸
化、マスキング工程、ホウ素注入及び打込み工程を実行
することにより形成される。次に、エッチング工程によ
って薄い酸化層と、マスキング層を除去する。本実施例
では、フィールド酸化物領域は薄い酸化、窒化物層蒸
着、マスキング工程及びエッチングと、その後に続く露
出シリコンの酸化を実行することにより形成される。次
に、残留する窒化物と薄い酸化物層を洗浄工程により除
去する。本実施例においては、酸化の厚さは約４０００
Åである。所定の半導体基板の上に形成するＰウエルと
フィールド酸化物領域の数は任意である。The first processing step requires the formation of the field oxide region and the underlying features. Figure 1
Shows a semiconductor substrate 10 having field oxide regions 12, 14 and 16. The P-well 18 is also shown in FIG. The P-well 18 is only representative of one of the types of bottom features that can be formed on a semiconductor substrate. Other types of structures could also be incorporated into a given semiconductor substrate, such as N-wells. The P-well and field oxide regions are formed by methods well known to those skilled in the art. In this example, the P-well is formed by performing a thin oxidation, masking step, boron implant and implant step. Next, the thin oxide layer and the masking layer are removed by an etching process. In this example, the field oxide regions are formed by performing a thin oxidation, a nitride layer deposition, a masking step and an etching, followed by an oxidation of the exposed silicon. Next, the remaining nitride and thin oxide layer are removed by a cleaning process. In this example, the oxidation thickness is about 4000.
It is Å. The number of P wells and field oxide regions formed on a given semiconductor substrate is arbitrary.
【００１０】次に、フィールド酸化物領域のうち、後に
形成する導電層のクロスオーバを必要とする部分の上に
埋込み導体を形成する。本実施例では、埋込み導体は導
電性材料から成る層の蒸着と、それに続くその層のエッ
チングとにより形成される。図２及び図３は、たとえ
ば、酸化物領域１４及び１６上に埋込み導体をどのよう
にして形成できるかを示す。図２は、半導体基板上に蒸
着された導電性材料の層１９を示す。その導電性材料は
高融点金属、ケイ化物、不純物を添加したシリコン又は
不純物を添加したシリコンとケイ化物の組合せであれば
良い。本実施例はポリシリコン／ケイ化タングステン／
ポリシリコンの３層構造を使用しており、その厚さは３
層合わせて約１２００Åである。Next, a buried conductor is formed on a portion of the field oxide region that requires a crossover of a conductive layer to be formed later. In this embodiment, the buried conductor is formed by vapor deposition of a layer of conductive material, followed by etching of that layer. 2 and 3 show, for example, how buried conductors can be formed on oxide regions 14 and 16. FIG. 2 shows a layer 19 of conductive material deposited on a semiconductor substrate. The conductive material may be a refractory metal, a silicide, an impurity-doped silicon, or a combination of an impurity-doped silicon and a silicide. In this embodiment, polysilicon / tungsten silicide /
It uses a three-layer structure of polysilicon and its thickness is 3
The total layer is 1200 liters.
【００１１】次に、導電性材料の層１９をパターン規定
し、マスキングし、エッチングして、埋込み導体を形成
する。図３は、導電性材料の層１９をマスキングし、エ
ッチングして、埋込み導体２０及び２２を形成した後の
図２の基板を示す。基板１０と、埋込み導体２０及び２
２との間に電流が流れないように、埋込み導体２０及び
２２はフィールド酸化物領域１４及び１６により半導体
基板１０から電気的に絶縁されている。Next, layer 19 of conductive material is patterned, masked, and etched to form a buried conductor. FIG. 3 shows the substrate of FIG. 2 after masking and etching layer 19 of conductive material to form buried conductors 20 and 22. Substrate 10 and embedded conductors 20 and 2
The buried conductors 20 and 22 are electrically isolated from the semiconductor substrate 10 by the field oxide regions 14 and 16 so that no current flows between them.
【００１２】次に、半導体基板の表面に選択ポリ−エピ
シリコンの層を成長させる。このポリ−エピ層にｐ型又
はｎ型の不純物をＣＭＯＳプロセスの基板として適切な
レベルまで添加する。図４は、半導体基板の表面に成長
した後の選択ポリ−エピ層３０を示す。この種の層は、
フィールド酸化物又は埋込み導体を含む領域の上にポリ
シリコンを形成する。すなわち、フィールド酸化物領域
１２，１４及び１６と、埋込み導体２０及び２２の上に
位置する選択ポリ−エピ層３０の部分はポリシリコンに
なるのである。選択ポリ−エピ層３０の成長によって、
露出しているシリコン基板の全ての領域にエピタキシ品
質の単結晶シリコンができる。本実施例では、選択ポリ
−エピ層３０は約１２００Åの厚さを有する。図４で
は、エピタキシ品質をもつポリ−エピ層３０の部分の適
切な境界を濃い色で示してある。選択ポリ−エピシリコ
ンの成長プロセスの説明については、Ｍｉｅｎｏ他の
「Ｎｏｖｅｌ Ｓｅｌｅｃｔｉｖｅ Ｐｏｌｙ−ａｎｄ
Ｅｐｉｔａｘｉａｌ−Ｓｉｌｉｃｏｎ Ｇｒｏｗｔｈ
（ＳＰＥＧ）Ｔｅｃｈｎｉｇｕｅ Ｆｏｒ ＵＬＳＩＰ
ｒｏｃｅｓｓｉｎｇ」（ＩＥＤＭ、１６〜１９ページ
（１９８７年刊））を参照。あるいは、アモルファスシ
リコンの蒸着層の固体層エピタキシによって層３０を形
成することもできるであろう。Next, a layer of selective poly-episilicon is grown on the surface of the semiconductor substrate. A p-type or n-type impurity is added to this poly-epi layer to an appropriate level as a substrate for a CMOS process. FIG. 4 shows the selective poly-epi layer 30 after growth on the surface of the semiconductor substrate. This kind of layer
Polysilicon is formed over the region containing the field oxide or buried conductor. That is, the field oxide regions 12, 14 and 16 and the portion of the selective poly-epi layer 30 overlying the buried conductors 20 and 22 will be polysilicon. By growing the selective poly-epi layer 30,
Epitaxy quality single crystal silicon is formed in all areas of the exposed silicon substrate. In this example, the selected poly-epi layer 30 has a thickness of about 1200Å. In FIG. 4, the appropriate boundaries of the portion of the poly-epi layer 30 having epitaxy quality are shown in dark colour. For a description of the growth process of selective poly-epi silicon, see "Novel Selective Poly-and" by Mieno et al.
Epitaxial-Silicon Growth
(SPEG) Technique For ULSIP
processing "(IEDM, pages 16 to 19 (published in 1987)). Alternatively, layer 30 could be formed by solid layer epitaxy of a vapor deposited layer of amorphous silicon.
【００１３】次に、選択ポリ−エピ層３０のいくつかの
部分の完全酸化によりデバイス領域を隔離し且つクロス
オーバ構造を形成して、二次レベルのフィールド酸化物
を形成しても良い。本実施例では、フィールド酸化物領
域は、薄い酸化、窒化物層の蒸着、マスキング工程及び
エッチングと、その後に続く露出シリコンの酸化とを実
行することにより形成される。その結果形成される窒化
物と、薄い酸化物層を続いて洗浄工程により除去する。
本実施例では、２次レベルの酸化の厚さは約２５００Å
である。本実施例における埋込み導体の上部ポリシリコ
ン層は、選択ポリ−エピ層の酸化中の過剰酸化からケイ
化物を保護する働きをする。図５は、２次レベルフィー
ルド酸化物領域３２〜３５を形成した後の図４の基板を
示す。酸化物領域３２及び酸化物領域３５などのフィー
ルド酸化物領域を使用して、フィールド酸化物領域の間
の選択ポリ−エピ層３０の部分を電気的に絶縁すること
ができる。フィールド酸化物領域３２及び３５の間のポ
リ−エピ層３０の絶縁部分をデバイス領域と呼ぶ。図５
には、埋込み導体２０及び２２の上に位置するフィール
ド酸化物領域３３及び３４により形成された２つのクロ
スオーバ構造も示されている。クロスオーバ構造により
分離される領域を電気的に接続させるために、各クロス
オーバ構造の両側からそれぞれの埋込み導体との間に接
点を形成する。この接点は選択ポリ−エピ層３０の内部
に形成されても良く、層３０を貫通するように形成され
ても良い。埋込み導体２０及び２２は第２のフィールド
酸化物領域３３及び３４の下方に位置しているので、フ
ィールド酸化物領域３３及び３４の上面に別の導電性領
域を形成しても良く、それらの領域は選択ポリ−エピ層
３０とは電気的に接触しない。Next, complete oxidation of some portions of the selected poly-epi layer 30 may isolate the device regions and form a crossover structure to form a second level field oxide. In the present example, the field oxide regions are formed by performing a thin oxidation, a nitride layer deposition, a masking step and etching, followed by an oxidation of the exposed silicon. The resulting nitride and thin oxide layer are subsequently removed by a cleaning step.
In this example, the secondary level oxidation thickness is about 2500Å
Is. The upper polysilicon layer of the buried conductor in this example serves to protect the silicide from over-oxidation during the oxidation of the selective poly-epi layer. FIG. 5 illustrates the substrate of FIG. 4 after forming the secondary level field oxide regions 32-35. Field oxide regions, such as oxide region 32 and oxide region 35, can be used to electrically isolate portions of the selected poly-epi layer 30 between the field oxide regions. The insulating portion of poly-epi layer 30 between field oxide regions 32 and 35 is referred to as the device region. Figure 5
2 also shows two crossover structures formed by field oxide regions 33 and 34 overlying buried conductors 20 and 22. To electrically connect the regions separated by the crossover structure, contacts are formed from each side of each crossover structure to the respective buried conductor. The contact may be formed within the selective poly-epi layer 30 or may extend through the layer 30. Since the buried conductors 20 and 22 are located below the second field oxide regions 33 and 34, additional conductive regions may be formed on the upper surfaces of the field oxide regions 33 and 34. Have no electrical contact with the selective poly-epi layer 30.
【００１４】次に、半導体基板の表面にソース、ドレイ
ン及びゲートの各構造を形成する。図６から図１１は、
ゲート、ソース及びドレイン構造の形成を示す。それら
の構造を形成する方法は当業者には良く知られている。
まず、半導体基板の露出シリコン表面に酸化物の薄い膜
を形成する。本実施例の酸化物層の厚さは約２００Åで
ある。図６は、半導体の表面に形成された酸化物層４０
を示す。Next, source, drain and gate structures are formed on the surface of the semiconductor substrate. 6 to 11 show
3 illustrates the formation of gate, source and drain structures. Methods of forming those structures are well known to those skilled in the art.
First, a thin oxide film is formed on the exposed silicon surface of the semiconductor substrate. The thickness of the oxide layer in this example is about 200Å. FIG. 6 shows an oxide layer 40 formed on the surface of a semiconductor.
Indicates.
【００１５】次に、酸化物層４０の上にシリコンのゲー
ト層を蒸着する。本実施例では、ゲート層のポリシリコ
ンの厚さは約３２５０Åである。図７は、基板１０の表
面へのポリシリコン層４５の蒸着を示す。次に、ポリシ
リコン層４５と酸化物層４０をパターン規定し、マスキ
ングし、エッチングして、ゲート構造を形成する。図８
は、ポリシリコン層４５と酸化物層４０のパターン規
定、マスキング及びエッチングの後の図７の構造を示
す。この工程により形成したゲート構造の例がゲート５
０〜５５である。ゲート５１及び５３をデバイスゲート
と呼ぶ。ゲート５２及び５４はクロスオーバするが、埋
込み導体に電気的には接続していないので、それらのゲ
ートをクロスオーバゲートと呼ぶ。ゲート５０及び５５
は図示されている能動デバイス領域と電気的に結合すべ
きであるので、それらのゲートを接続クロスオーバゲー
トと呼ぶ。Next, a gate layer of silicon is deposited on the oxide layer 40. In this embodiment, the gate layer has a polysilicon thickness of about 3250Å. FIG. 7 shows the deposition of polysilicon layer 45 on the surface of substrate 10. The polysilicon layer 45 and the oxide layer 40 are then patterned, masked and etched to form the gate structure. Figure 8
7 shows the structure of FIG. 7 after patterning, masking and etching of polysilicon layer 45 and oxide layer 40. Gate 5 is an example of the gate structure formed by this process.
0 to 55. The gates 51 and 53 are called device gates. Gates 52 and 54 cross over, but are not electrically connected to the buried conductors, and are therefore referred to as cross over gates. Gates 50 and 55
Since they should be electrically coupled to the active device regions shown, their gates are called connecting crossover gates.
【００１６】次に、従来の技術で良く知られている一連
の工程により少量の不純物を注入して、少量不純物添加
ドレイン領域（ＬＤＤ）の基礎を形成する。次に、ゲー
ト構造の周囲にスペーサを形成する。本実施例では、酸
化物スペーサ層の蒸着とエッチングによりスペーサを形
成する。図９は、半導体基板の上面に蒸着した酸化物ス
ペーサ層６０を示す。次に、酸化物スペーサ層６０を異
方性エッチングして、複数のスペーサを形成する。図１
０は、酸化シリコンスペーサ層６０をエッチングしてス
ペーサ７０〜８１を規定した後の図９の構造を示す。ソ
ースとドレインはマスキング工程と、それに続く注入工
程とを実行することにより形成される。本実施例はヒ素
の注入と、２度目のホウ素の注入とを採用する。図１１
は、注入によってソース８２及び８５と、ドレイン８３
及び８４とを形成した後の図１０の構造を示す。本実施
例では、ソース領域及びドレイン領域をゲート５１及び
５３の下方へ延出させるために、一連の当該技術では良
く知られている工程を使用して、ソース領域とドレイン
領域８２〜８５の中に少量不純物添加ドレイン領域（Ｌ
ＤＤ）を形成する。Next, a small amount of impurities are implanted by a series of steps well known in the prior art to form the base of the lightly doped drain region (LDD). Next, spacers are formed around the gate structure. In this embodiment, spacers are formed by vapor deposition and etching of an oxide spacer layer. FIG. 9 shows an oxide spacer layer 60 deposited on top of a semiconductor substrate. Next, the oxide spacer layer 60 is anisotropically etched to form a plurality of spacers. Figure 1
0 shows the structure of FIG. 9 after etching the silicon oxide spacer layer 60 to define the spacers 70-81. The source and drain are formed by performing a masking step followed by an implant step. This embodiment employs an arsenic implant and a second boron implant. 11
Are implanted by implantation into sources 82 and 85 and drain 83
11 shows the structure of FIG. 10 after forming and 84. In this embodiment, a series of well-known processes in the art are used to extend the source and drain regions underneath the gates 51 and 53, to form the source and drain regions 82-85. Lightly doped drain region (L
DD) is formed.
【００１７】次に、半導体基板の上に導電層を形成しな
ければならない。本実施例では、この導電層は、露出シ
リコン領域の上に位置するケイ化チタン（ＴｉＳｉ2 ）
の下部層と、窒化チタン（ＴｉＮ）の上部層とを形成す
るようにアニールされるチタンから形成されている。図
１２は、チタン層８８を蒸着した後の図１１の半導体構
造を示す。本実施例においては、チタンを約８００Åの
厚さまでスパッタ蒸着する。本実施例では、ケイ化物層
はチタンを窒素ガス環境の中で約８５０℃の温度でアニ
ールすることにより形成される。Next, a conductive layer must be formed on the semiconductor substrate. In this example, the conductive layer is titanium silicide (TiSi 2 ) overlying the exposed silicon area.
Of titanium and an upper layer of titanium nitride (TiN). FIG. 12 shows the semiconductor structure of FIG. 11 after depositing the titanium layer 88. In this example, titanium is sputter deposited to a thickness of about 800Å. In this example, the silicide layer is formed by annealing titanium at a temperature of about 850 ° C. in a nitrogen gas environment.
【００１８】図１３は、チタン層８８をケイ化した後の
図１２の構造を示す。ケイ化によって、チタン層が下方
に位置するシリコン又はポリシリコンと直接に接触して
いた領域全ての上にケイ化チタンが形成され、全面にわ
たって窒化チタン層ができる。個々の導電率の高いゲー
トを完全に規定するように、ゲート構造の上にケイ化物
セグメント９２，９４，９６，９８，１００及び１０１
を形成する。ケイ化物セグメント９１，９３，９５，９
７，９９，１０２及び１０３は、拡散領域を互いに電気
的に結合すると共に、拡散領域をゲートに結合するため
に使用される導電率の高いセグメントを形成する。ケイ
化物セグメントと、下方に位置する埋込み導体との接合
部ごとに、接合部はケイ化物セグメントと埋込み導体と
の間で自由に電流を流れることができるようにする。次
に、ケイ化物が形成されていない領域の上で電気的接続
を要求する領域を除く全ての領域から窒化チタン層と、
残留チタン層を除去するように、窒化チタン層９０をパ
ターン規定し、マスキングし、エッチングする。スペー
サの上にはケイ化物はできないので、隣接するケイ化物
セグメントを接続するために、スペーサの上に窒化チタ
ンパッドを形成しても良い。FIG. 13 shows the structure of FIG. 12 after siliciding the titanium layer 88. The silicidation forms titanium silicide over all areas where the titanium layer was in direct contact with the underlying silicon or polysilicon, leaving a titanium nitride layer over the entire surface. Over the gate structure, silicide segments 92, 94, 96, 98, 100 and 101 are provided to completely define the individual high conductivity gates.
To form. Silicide segment 91,93,95,9
7, 99, 102 and 103 electrically couple the diffusion regions to each other and form a highly conductive segment used to couple the diffusion regions to the gate. For each junction between the silicide segment and the underlying buried conductor, the junction allows free current flow between the silicide segment and the buried conductor. Next, a titanium nitride layer from all regions except the region requiring electrical connection on the region where the silicide is not formed,
The titanium nitride layer 90 is patterned, masked and etched to remove the residual titanium layer. Since there is no silicide on the spacers, titanium nitride pads may be formed on the spacers to connect adjacent silicide segments.
【００１９】図１４は、スペーサ７１及び８１の上に窒
化チタンパッド１１０及び１２０を残すように窒化チタ
ン層９０をマスキングし、エッチングした後のシリコン
基板を示す。窒化チタンパッド１１０はケイ化物セグメ
ント９２をケイ化物セグメント９３と電気的に接続し
て、ゲート５０とソース８２の拡散領域との間に相互接
続部を形成するように作用する。ケイ化物セグメント９
５は、ドレイン８３の拡散領域をケイ化物セグメント９
７と電気的に接続している埋込み導体２０と電気的に接
続する。この一連の導電性条片はドレイン８３の拡散領
域とドレイン８４の拡散領域との間に電流を自由に流
す。酸化領域３３の下方に電気的接続が成立しているの
で、埋込み導体を短絡しないゲート５２などのクロスオ
ーバ構造を形成しても良い。FIG. 14 shows the silicon substrate after the titanium nitride layer 90 has been masked and etched to leave the titanium nitride pads 110 and 120 over the spacers 71 and 81. Titanium nitride pad 110 serves to electrically connect silicide segment 92 with silicide segment 93 to form an interconnect between gate 50 and the diffusion region of source 82. Silicide segment 9
5 represents the diffusion region of the drain 83 as a silicide segment 9
It is electrically connected to the buried conductor 20 which is electrically connected to 7. This series of conductive strips allows current to flow freely between the diffusion region of drain 83 and the diffusion region of drain 84. Since electrical connection is established below the oxidized region 33, a crossover structure such as the gate 52 that does not short-circuit the buried conductor may be formed.
【００２０】ケイ化物セグメント９９はソース８５の拡
散領域を埋込み導体２２と電気的に接続する。埋込み導
体２２はケイ化物セグメント１０２にも電気的に結合し
ている。スペーサ８１の上にはケイ化物ができていない
ので、ケイ化物セグメント１０１とケイ化物セグメント
１０２とを電気的に接続するのは窒化チタンパッド１２
０である。導電性セグメント９９及び１０２は、埋込み
導体２２及び窒化チタンパッド１２０と関連して、ソー
ス８５の拡散領域とゲート５５のケイ化物セグメント１
０１とを直接に電気接続する。埋込み相互接続構造によ
って、ゲートを埋込み相互接続部と短絡せずにゲート５
４を埋込み相互接続部とクロスオーバさせることができ
る。次に、半導体デバイスを完全に形成するように、半
導体基板について標準的なＭＯＳ処理工程を実行する。The silicide segment 99 electrically connects the diffusion region of the source 85 to the buried conductor 22. Buried conductor 22 is also electrically coupled to silicide segment 102. Since no silicide is formed on the spacer 81, it is the titanium nitride pad 12 that electrically connects the silicide segment 101 and the silicide segment 102.
It is 0. The conductive segments 99 and 102 are associated with the buried conductor 22 and the titanium nitride pad 120 and the diffusion regions of the source 85 and the silicide segment 1 of the gate 55.
01 is directly electrically connected. The buried interconnect structure allows gate 5 to be provided without shorting the gate to the buried interconnect.
4 can cross over the embedded interconnect. Next, standard MOS processing steps are performed on the semiconductor substrate so as to completely form the semiconductor device.
【００２１】埋込み相互接続部を形成するために別の方
法もあることは当業者には理解されるであろう。そのよ
うな方法の１つは、図１２に示す層８８のような導電層
の蒸着を含むが、ケイ化工程を含まないと考えられる。
蒸着の後、導電層をパターン規定し、マスキングし、エ
ッチングして、拡散領域とゲート構造との間に電気的接
触を成立させる。加えて、導電性を必要とする層３０の
部分領域とゲート５０〜５５の一部分に不純物を添加す
ることにより、電気的接触を成立させることができるで
あろう。Those skilled in the art will appreciate that there are other ways to form the buried interconnect. One such method involves the deposition of a conductive layer, such as layer 88 shown in Figure 12, but without the silicidation step.
After deposition, the conductive layer is patterned, masked, and etched to make electrical contact between the diffusion region and the gate structure. In addition, electrical contact could be made by adding impurities to the partial regions of layer 30 that require conductivity and to portions of gates 50-55.
【００２２】図１５は、図１４の窒化チタンパッド１１
０及び１２０の使用を必要としない別の実施例を示す。
この実施例では、図１２のチタン層８８の蒸着に先立っ
て、追加のパターン規定、マスキング及びエッチングの
工程によりスペーサ７１及び８１を排除する。チタン層
８８のケイ化と、窒化チタン層９０のエッチングによ
り、ケイ化物セグメント１３０及び１４０ができる。ケ
イ化物セグメント１３０は図１４のケイ化物セグメント
９２及び９３に代わるものである。ケイ化物セグメント
１３０はゲート５０と、ソース８２の拡散領域とを接触
させる。ケイ化物セグメント１４０は図１４のケイ化物
セグメント１０１及び１０２の代わりとなるものであ
る。そこで、ケイ化物セグメント１４０は埋込み導体２
２と、ゲート５５とを接触させる。FIG. 15 shows the titanium nitride pad 11 of FIG.
An alternative embodiment is shown that does not require the use of 0 and 120.
In this example, spacers 71 and 81 are eliminated by additional patterning, masking and etching steps prior to the deposition of titanium layer 88 of FIG. The silicidation of titanium layer 88 and the etching of titanium nitride layer 90 create silicide segments 130 and 140. The silicide segment 130 replaces the silicide segments 92 and 93 of FIG. The silicide segment 130 makes contact between the gate 50 and the diffusion region of the source 82. The silicide segment 140 replaces the silicide segments 101 and 102 of FIG. Therefore, the silicide segment 140 is embedded in the buried conductor 2
2 and the gate 55 are brought into contact with each other.
【００２３】本発明は、ゲートの非短絡クロスオーバを
可能にし且つクロスオーバゲートに容易に直接接続でき
るような埋込み相互接続構造を規定する。埋込み相互接
続部と、隆起ソース／ドレイン構造と、ケイ化物セグメ
ントとの組合せによって、クロスオーバゲートトランジ
スタやデバイス領域を互いにより近接させて形成するこ
とが可能になる。従って、半導体集積回路の大きさの著
しい縮小を実現できるであろう。それに伴って接合領域
が小さくなるために、負荷キャパシタンスは減少し、そ
の結果、スピードアップを図れるのである。The present invention defines a buried interconnect structure that allows non-shorted crossover of gates and is easily and directly connected to the crossover gate. The combination of buried interconnects, raised source / drain structures, and silicide segments allows crossover gate transistors and device regions to be formed closer together. Therefore, the size of the semiconductor integrated circuit can be significantly reduced. Since the junction area becomes smaller accordingly, the load capacitance is reduced, and as a result, the speed can be increased.
【図１】フィールド酸化層と、その中に規定されるＰウ
エルとを有するシリコン基板を示す図。FIG. 1 shows a silicon substrate having a field oxide layer and a P-well defined therein.
【図２】導電性材料の層の形成の後の図１の基板を示す
図。FIG. 2 shows the substrate of FIG. 1 after formation of a layer of conductive material.
【図３】マスク工程及びエッチング工程によって埋込み
導体を形成した後の図２の基板を示す図。3 is a diagram showing the substrate of FIG. 2 after forming a buried conductor by a mask process and an etching process.
【図４】選択ポリ−エピシリコンの層を成長させた後の
図３の基板を示す図。FIG. 4 illustrates the substrate of FIG. 3 after growing a layer of selective poly-episilicon.
【図５】選択酸化工程の後の図４の基板を示す図。5 shows the substrate of FIG. 4 after the selective oxidation step.
【図６】ゲート酸化物の薄膜を形成した後の図５の基板
を示す図。FIG. 6 shows the substrate of FIG. 5 after forming a thin film of gate oxide.
【図７】ゲート層の蒸着後の図６の基板を示す図。FIG. 7 shows the substrate of FIG. 6 after deposition of the gate layer.
【図８】マスク工程及びエッチング工程によってゲート
を規定した後の図７の基板を示す図。8 is a diagram showing the substrate of FIG. 7 after defining a gate by a mask process and an etching process.
【図９】酸化物スペーサ層の蒸着後の図８の基板を示す
図。9 shows the substrate of FIG. 8 after deposition of an oxide spacer layer.
【図１０】異方性エッチング工程によってそれぞれのゲ
ート構造の側面にスペーサを形成した後の図９の基板を
示す図。10 shows the substrate of FIG. 9 after spacers have been formed on the sides of each gate structure by an anisotropic etching process.
【図１１】マスク工程及び注入工程によってソース領域
とドレイン領域を完全に規定した後の図１０の基板を示
す図。FIG. 11 is a diagram showing the substrate of FIG. 10 after the source and drain regions have been completely defined by masking and implanting steps.
【図１２】導電性材料の層の蒸着の後の図１１の基板を
示す図。12 shows the substrate of FIG. 11 after deposition of a layer of conductive material.
【図１３】導電層のケイ化の後の図１２の基板を示す
図。13 shows the substrate of FIG. 12 after silicidation of the conductive layer.
【図１４】導電性材料の層のケイ化されていない部分の
マスキング及びエッチングの後の図１３の基板を示す
図。14 shows the substrate of FIG. 13 after masking and etching of the non-silicided portion of the layer of conductive material.
【図１５】導電性パッドの使用を必要としない別の実施
例を示す図。FIG. 15 illustrates another embodiment that does not require the use of conductive pads.
１０ 半導体基板 １２，１４，１６ フィールド酸化物領域 １８ Ｐウエル １９ 導電性材料の層 ２０，２２ 埋込み導体 ３０ 選択ポリ−エピ層 ３２〜３５ フィールド酸化物領域 ４０ 酸化物層 ４５ ポリシリコン層 ５０〜５５ ゲート ６０ 酸化物スペーサ層 ７０〜８１ スペーサ ８２ ソース ８３，８４ ドレイン ８５ ソース ８８ チタン層 ９０ 窒化チタン層 ９１〜１０３ ケイ化物セグメント １１０，１２０ 窒化チタンパッド １３０，１４０ ケイ化物セグメント 10 semiconductor substrate 12, 14, 16 field oxide region 18 P well 19 layer of conductive material 20, 22 buried conductor 30 selective poly-epi layer 32-35 field oxide region 40 oxide layer 45 polysilicon layer 50-55 Gate 60 Oxide spacer layer 70-81 Spacer 82 Source 83,84 Drain 85 Source 88 Titanium layer 90 Titanium nitride layer 91-103 Silicide segment 110,120 Titanium nitride pad 130,140 Silicide segment
Claims (4)
を有する半導体基板上の埋込み相互接続構造において， ａ）少なくとも一部が非導電性領域の下方に位置する埋
込み導体と； ｂ）一部が前記埋込み導体の上に位置するシリコン層
と； ｃ）前記拡散領域を前記埋込み導体と電気的に結合する
ように、前記埋込み導体に電気的に結合すると共に、前
記拡散領域に電気的に結合する第１の導電性セグメント
と； ｄ）前記拡散領域を前記第２の導電性領域と電気的に結
合するように、前記埋込み導体に電気的に結合すると共
に、前記第２の導電性領域に電気的に結合する第２の導
電性セグメントとを具備する埋込み相互接続構造。1. A buried interconnect structure on a semiconductor substrate having a conductive diffusion region and a second conductive region, wherein a) a buried conductor at least a portion of which is located below the non-conductive region; b. A) a silicon layer partially overlying the buried conductor; c) electrically coupled to the buried conductor and electrically coupled to the diffusion region such that the diffusion region is electrically coupled to the buried conductor. A first conductive segment that is electrically coupled; and d) is electrically coupled to the buried conductor and is electrically coupled to the buried conductor such that the diffusion region is electrically coupled to the second conductive region. And a second conductive segment electrically coupled to the conductive region.
物領域と、少なくとも１つのゲートとを有し、前記デバ
イス領域の一部は拡散領域を含むような半導体基板の上
に形成される半導体デバイスにおいて， ａ）前記フィールド酸化物領域の複数の所定の領域の上
方に位置する埋込み導体と； ｂ）前記フィールド酸化物領域及び前記埋込み導体の上
を覆うように延在し且つ前記拡散領域を貫通する選択ポ
リ−エピシリコンの層と； ｃ）少なくとも１つが前記埋込み導体の上に位置する前
記選択ポリ−エピシリコン層の複数の酸化領域と； ｄ）前記拡散領域を前記埋込み導体と電気的に結合する
と共に、前記埋込み導体を他のデバイス領域と電気的に
結合する導電性領域とを具備して成る半導体デバイス。2. A semiconductor device having a plurality of device regions, a field oxide region, and at least one gate, wherein a part of the device region is formed on a semiconductor substrate including a diffusion region. A) a buried conductor located above a plurality of predetermined regions of the field oxide region; and b) extending over the field oxide region and the buried conductor and penetrating the diffusion region. A layer of selected poly-episilicon; c) a plurality of oxidized regions of the selected poly-episilicon layer, at least one of which is located above the buried conductor; and d) electrically coupling the diffusion region with the buried conductor. And a conductive region electrically coupling the buried conductor to another device region.
において， ａ）前記シリコン基板の複数の所定の領域の１度目の酸
化を実行して、前記半導体基板の酸化部分と、前記半導
体基板の非酸化部分とを形成する工程と； ｂ）前記シリコン基板上に導電性材料から成る第１の層
を形成し、前記第１の層をパターン規定し、エッチング
して、前記シリコン基板の前記酸化部分の複数の所定の
領域の上方に位置する埋込み導体を形成する工程と； ｃ）前記半導体基板の前記非酸化部分の上に単結晶シリ
コンを形成するように、また、前記埋込み導体の上及び
前記半導体基板の前記酸化部分の上にはポリシリコンを
形成するように、前記シリコン基板上に第１のシリコン
層を成長させる工程と； ｄ）前記第１のシリコン層を選択的に酸化して、前記第
１のシリコン層の、前記埋込み導体の上方に位置する部
分の少なくとも一部を酸化する工程と； ｅ）前記半導体基板上に少なくとも１つの追加シリコン
層を蒸着し、そのエッチングを実行して、半導体基板上
にシリコンゲート構造を形成する工程と； ｆ）前記半導体基板の複数の所定の領域を電気的に結合
するように、前記半導体基板上に導電性材料から成る第
２の層を形成する工程とから成る半導体デバイスを形成
する方法。3. A method of forming a device on a semiconductor substrate, comprising the steps of: a) performing a first oxidation of a plurality of predetermined regions of the silicon substrate to remove an oxidized portion of the semiconductor substrate and B) forming a first layer of conductive material on the silicon substrate, patterning the first layer, and etching to form the oxidized portion of the silicon substrate. Forming a buried conductor located above a plurality of predetermined regions of the semiconductor substrate; and c) forming single crystal silicon on the non-oxidized portion of the semiconductor substrate, and on the buried conductor and on the buried conductor. Growing a first silicon layer on the silicon substrate so as to form polysilicon on the oxidized portion of the semiconductor substrate; d) selectively oxidizing the first silicon layer, Previous Oxidizing at least a portion of a portion of the first silicon layer located above the buried conductor; e) depositing at least one additional silicon layer on the semiconductor substrate and performing the etching thereof, Forming a silicon gate structure on a semiconductor substrate; and f) forming a second layer of conductive material on the semiconductor substrate to electrically couple a plurality of predetermined regions of the semiconductor substrate. A method of forming a semiconductor device comprising the steps :.
成する方法において， ａ）前記シリコン基板の所定の一部分を酸化して、前記
半導体基板の酸化部分と、非酸化部分とを形成する工程
と； ｂ）前記シリコン基板の酸化部分の複数の所定の領域の
上に導電性材料の層を形成する工程と； ｃ）前記導電性材料の層の上にほぼ重なって位置する複
数の非導電性領域を有するシリコンの層を形成する工程
と； ｄ）前記シリコンの層の中に、前記非導電性領域の下方
で電気の流れを可能にするように前記導電性材料の層に
電気的に結合する複数の導電性領域を形成する工程とか
ら成る相互接続構造を形成する方法。4. A method of forming a buried interconnect structure on a semiconductor substrate comprising: a) oxidizing a predetermined portion of the silicon substrate to form an oxidized portion and a non-oxidized portion of the semiconductor substrate. B) forming a layer of conductive material over a plurality of predetermined regions of the oxidized portion of the silicon substrate; and c) a plurality of non-conductive layers located substantially overlying the layer of conductive material. Forming a layer of silicon having regions; d) electrically coupling to the layer of electrically conductive material in the layer of silicon to enable flow of electricity below the non-conductive regions. Forming a plurality of electrically conductive regions.
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