JPH05275437A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH05275437A JPH05275437A JP6612592A JP6612592A JPH05275437A JP H05275437 A JPH05275437 A JP H05275437A JP 6612592 A JP6612592 A JP 6612592A JP 6612592 A JP6612592 A JP 6612592A JP H05275437 A JPH05275437 A JP H05275437A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、特に超高速
動作するバイポーラトランジスタ及びその製造方法に関
する。近年の情報化社会の発達に伴い、汎用大型コンピ
ュータ、スーパーコンピュータ、ＥＷＳ、ＬＳＩテスタ
等の分野で超高速デバイスへの要求が益々強くなってい
る。これらの分野は、低消費電力、高速動作、大規模集
積回路であるＣＭＯＳデバイスが求められる分野とは異
なり、高消費電力、超高速動作、中規模集積回路である
バイポーラトランジスタ集積回路が求められている。し
かしながら、近年のバイポーラトランジスタ集積回路
は、高消費電力の割りにはデバイスの高速化が頭打ちの
状況にあり、更なる高速動作可能なバイポーラトランジ
スタの製造技術の確立が望まれている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a bipolar transistor which operates at a very high speed and a method for manufacturing the same. With the development of the information society in recent years, the demand for ultra-high speed devices in the fields of general-purpose large-scale computers, supercomputers, EWSs, LSI testers and the like has become stronger and stronger. In these fields, unlike the fields where low power consumption, high speed operation, and CMOS devices that are large-scale integrated circuits are required, high power consumption, ultra-high speed operation, and bipolar transistor integrated circuits that are medium-scale integrated circuits are required. There is. However, in recent years, in the bipolar transistor integrated circuit, the high speed of the device has reached the peak for the high power consumption, and it is desired to establish the manufacturing technology of the bipolar transistor capable of operating at higher speed.
【０００２】[0002]
【従来の技術】バイポーラトランジスタ集積回路をセル
フアラインにより製造する製造技術として、ＥＳＰＥＲ
（Emitter based Selfaligened Structure with Polysi
liconElectrode and Resister）プロセス等が提案さ
れ、バイポーラトランジスタの高速化に向けて研究開発
が精力的に行われている。2. Description of the Related Art ESPER is a manufacturing technique for manufacturing a bipolar transistor integrated circuit by self-alignment.
(Emitter based Selfaligened Structure with Polysi
liconElectrode and Resister) process, etc. have been proposed, and research and development are being energetically carried out for speeding up bipolar transistors.
【０００３】従来の製造技術によるセルフアライン型バ
イポーラトランジスタの高速化に向けての懸案事項とし
ては次のようなものがある。第１にはベースのシャロー
化である。バイポーラトランジスタを高速化するにはベ
ースを狭くする必要があるが、従来の製造方法では不純
物をイオン注入することによりベース層を形成していた
ため、イオン注入エネルギを約１０ｋｅＶと限界まで低
くしてもベース層が２００〜３００ｎｍもの厚さになっ
てしまう。しかもその後の熱処理工程により不純物が拡
散してベース層が更に厚くなり、ベース層を十分薄くす
ることが困難であった。[0003] There are the following pending matters for increasing the speed of the self-aligned bipolar transistor by the conventional manufacturing technique. The first is the shallowing of the base. In order to increase the speed of the bipolar transistor, it is necessary to narrow the base. However, in the conventional manufacturing method, the base layer is formed by ion-implanting impurities, so even if the ion-implantation energy is lowered to about 10 keV, the limit is reached. The base layer has a thickness of 200 to 300 nm. Moreover, impurities are diffused by the subsequent heat treatment step, and the base layer becomes thicker, and it is difficult to make the base layer sufficiently thin.
【０００４】第２にはカーク（Ｋｉｒｋ）効果の抑制で
ある。一般にバイポーラトランジスタのエミッタ電流を
増やしていくと、比例して遮断周波数も高くなっていく
が、電流が大きくなるとベースの押し出し効果によりベ
ース幅が実効的に拡がってしまい遮断周波数が低くなっ
てしまう。これをカーク効果といい、バイポーラトラン
ジスタの高速化に対する障害になっており、このカーク
効果を抑制することが望まれている。The second is the suppression of the Kirk effect. Generally, when the emitter current of the bipolar transistor is increased, the cutoff frequency is also increased in proportion to it. However, when the current is increased, the base width is effectively expanded due to the pushing effect of the base, and the cutoff frequency is lowered. This is called the Kirk effect, which is an obstacle to speeding up the bipolar transistor, and it is desired to suppress the Kirk effect.
【０００５】第３には内部ベース、外部ベース、引き出
しベースのシース抵抗の低減、ジャンクション容量の低
減、コンタクト抵抗の低減である。一般にバイポーラト
ランジスタの動作速度は、トランジスタ内部の抵抗によ
る遅延時間とキャパシタの充放電時間に依存している。
したがって、これら抵抗や容量を低減してトランジスタ
の動作速度を向上させることが望まれている。Thirdly, the sheath resistance of the internal base, the external base and the extraction base is reduced, the junction capacitance is reduced, and the contact resistance is reduced. Generally, the operating speed of a bipolar transistor depends on the delay time due to the resistance inside the transistor and the charging / discharging time of the capacitor.
Therefore, it is desired to reduce the resistance and the capacitance to improve the operating speed of the transistor.
【０００６】[0006]
【発明が解決しようとする課題】このように、バイポー
ラトランジスタを高速化するためには、ベースのシャロ
ー化、カーク効果の抑制、各部の抵抗や容量の低減が望
まれているにもかかわらず、従来の技術ではいまだ十分
ではなく、バイポーラトランジスタの高速化が頭打ちの
状況にあった。As described above, in order to increase the speed of the bipolar transistor, it is desired to shallow the base, suppress the Kirk effect, and reduce the resistance and capacitance of each part. The conventional technology is still insufficient, and the speeding up of bipolar transistors has reached a ceiling.
【０００７】本発明の目的は、ベースのシャロー化、カ
ーク効果の抑制、各部の抵抗や容量の低減を実現して動
作速度の高速化を実現できる半導体装置及びその製造方
法を提供することにある。An object of the present invention is to provide a semiconductor device and a method of manufacturing the same which can realize a shallow base, suppress the Kirk effect, and reduce the resistance and capacitance of each part to realize a high operating speed. ..
【０００８】[0008]
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成された第１導電型低濃度コ
レクタ層と、前記第１導電型低濃度コレクタ層上に形成
された第１導電型高濃度コレクタ層と、前記第１導電型
高濃度コレクタ層上に形成された第２導電型高濃度ベー
ス層と、前記第２導電型高濃度ベース層上に形成され、
開口部が形成された絶縁層と、前記絶縁層の開口部から
前記第２導電型高濃度ベース層内に第１導電型の不純物
を拡散して形成された第１導電型エミッタ層とを有する
ことを特徴とする半導体装置によって達成される。The above object is to provide a semiconductor substrate, a first conductivity type low concentration collector layer formed on the semiconductor substrate, and a first conductivity type low concentration collector layer formed on the first conductivity type low concentration collector layer. A first conductivity type high concentration collector layer, a second conductivity type high concentration base layer formed on the first conductivity type high concentration collector layer, and a second conductivity type high concentration base layer,
An insulating layer having an opening formed therein, and a first conductivity type emitter layer formed by diffusing a first conductivity type impurity into the second conductivity type high concentration base layer from the opening of the insulating layer. This is achieved by a semiconductor device characterized by the above.
【０００９】上記目的は、シリコン基板上に第１導電型
低濃度コレクタ層をエピタキシャル成長する第１の工程
と、前記第１導電型低濃度コレクタ層上に第１導電型高
濃度コレクタ層と第２導電型高濃度ベース層を順々にエ
ピタキシャル成長する第２の工程と、前記第２導電型高
濃度ベース層上に絶縁層を形成する第３の工程と、エミ
ッタ形成領域の前記絶縁層をエッチング除去して、前記
第２導電型高濃度ベースとコンタクトするための開口部
を形成する第４の工程と、前記開口部を介して前記第２
導電型高濃度ベース層にコンタクトする多結晶シリコン
層を形成する第５の工程と、前記多結晶シリコン層から
前記第２導電型高濃度ベース層内に不純物を拡散して第
１導電型エミッタ層を形成する第６の工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。The above object is to perform a first step of epitaxially growing a first conductivity type low concentration collector layer on a silicon substrate, and a first conductivity type high concentration collector layer and a second step on the first conductivity type low concentration collector layer. A second step of sequentially epitaxially growing a conductive high concentration base layer, a third step of forming an insulating layer on the second conductive high concentration base layer, and an etching removal of the insulating layer in the emitter formation region. And a fourth step of forming an opening for contacting the second conductivity type high-concentration base, and the second step through the opening.
A fifth step of forming a polycrystalline silicon layer contacting the conductive high concentration base layer, and a first conductive type emitter layer by diffusing impurities from the polycrystalline silicon layer into the second conductive high concentration base layer. And a sixth step for forming a semiconductor device.
【００１０】[0010]
【作用】本発明によれば、エピタキシャル成長により第
２導電型高濃度ベース層を形成しているので、イオン注
入により形成する場合に比べてベース層を薄く形成する
ことができ、ベースのシャロー化を実現できる。また、
本発明によれば、第１導電型低濃度コレクタ層と第１導
電型高濃度コレクタ層と第２導電型高濃度ベース層と第
１導電型エミッタ層という素子構造によりベース層に高
濃度コレクタ層が接合されているので、エミッタ電流の
増大によるベースの押し出し効果を低減させてカーク効
果を抑制することができる。According to the present invention, since the second-conductivity-type high-concentration base layer is formed by epitaxial growth, the base layer can be formed thinner than when it is formed by ion implantation, and the base can be made shallow. realizable. Also,
According to the present invention, the high-concentration collector layer is formed in the base layer by the device structure of the first-conductivity-type low-concentration collector layer, the first-conductivity-type high-concentration collector layer, the second-conductivity-type high-concentration base layer, and the first-conductivity-type emitter layer. , The push-out effect of the base due to the increase of the emitter current can be reduced and the Kirk effect can be suppressed.
【００１１】[0011]
【実施例】本発明の一実施例による半導体装置を図１及
び図２を用いて説明する。図２は半導体装置の平面図で
あり、図１は半導体装置のＸ−Ｘ′線及びＹ−Ｙ′線断
面図である。ｐ型シリコン基板１０上にエピタキシャル
成長されたｎ+ 型埋込み高濃度層１２が設けられ、ｎ+
型埋込みエピタキシャル層１２上にエピタキシャル成長
されたｎ- 型エピタキシャル層１４が設けられている。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2 is a plan view of the semiconductor device, and FIG. 1 is a cross-sectional view of the semiconductor device taken along line XX 'and line YY'. An n + -type buried high-concentration layer 12 epitaxially grown on the p-type silicon substrate 10 is provided.
An n − type epitaxial layer 14 epitaxially grown is provided on the type buried epitaxial layer 12.
【００１２】ｎ+ 型埋込みエピタキシャル層１２とｎ-
型エピタキシャル層１４は、シリコン酸化膜１６内に多
結晶シリコン１８が埋込まれたＵ溝によりトランジスタ
素子領域を分離している。トランジスタ素子領域内で
は、ｎ+ 型埋込みエピタキシャル層１２が埋込みコレク
タ層となり、ｎ- 型エピタキシャル層１４が低濃度コレ
クタ層となる。N + type buried epitaxial layer 12 and n-
The type epitaxial layer 14 separates the transistor element regions by the U groove in which the polycrystalline silicon 18 is embedded in the silicon oxide film 16. In the transistor element region, the n + type buried epitaxial layer 12 serves as a buried collector layer, and the n− type epitaxial layer 14 serves as a low concentration collector layer.
【００１３】トランジスタ素子領域内はＬＯＣＯＳ法に
よる選択酸化膜２０によりベースエミッタ領域とコレク
タ引出領域が画定されている。コレクタ引出領域ではｎ
- 型エピタキシャル層１４内にｎ+ 型埋込みエピタキシ
ャル層１２に連続するｎ+ 型コレクタ引出領域２２が形
成されている。トランジスタ素子領域内のｎ- 型エピタ
キシャル層１４上には、不純物濃度が２×１０16〜１×
１０17ｃｍ-3で約１００ｎｍ厚のｎ+ 型エピタキシャル
層２４，不純物濃度が１Ｅ１８〜１Ｅ１９ｃｍ-3で約７
０ｎｍ厚のｐ+ 型エピタキシャル層２６、約５０ｎｍ厚
のノンドープのアモルファスシリコン層２８が積層され
ている。ｎ+ 型エピタキシャル層２４が高濃度コレクタ
層となり、ｐ+ 型エピタキシャル層２６がベース層とな
る。In the transistor element region, a base emitter region and a collector extraction region are defined by a selective oxide film 20 formed by the LOCOS method. N in the collector extraction area
An n + type collector extraction region 22 continuous with the n + type buried epitaxial layer 12 is formed in the − type epitaxial layer 14. The impurity concentration is 2 × 10 16 to 1 × on the n − type epitaxial layer 14 in the transistor element region.
10 17 cm -3 at about 100nm thick n + -type epitaxial layer 24, the impurity concentration is 1E18～1E19cm -3 about 7
A 0 nm-thick p + type epitaxial layer 26 and an approximately 50 nm-thick non-doped amorphous silicon layer 28 are laminated. The n + type epitaxial layer 24 becomes a high concentration collector layer, and the p + type epitaxial layer 26 becomes a base layer.
【００１４】このアモルファスシリコン層２８上にはス
パッタ法又はＣＶＤ法による約１００ｎｍ厚のタングス
テン又はタングステンシリサイド層３０が形成されてい
る。更に全面に約１５０ｎｍ厚のＣＶＤ酸化膜３２が形
成されている。ベースエミッタ領域内の所定領域のＣＶ
Ｄ酸化膜３２、タングステンシリサイド層３０、アモル
ファスシリコン層２８がエッチング除去され開口部が形
成されている。この開口部はアモルファスシリコン層２
８の途中の深さまで形成されている。開口部の側壁には
サイドウォール酸化膜３４が形成され、タングステンシ
リサイド層３０の側面を覆っている。A tungsten or tungsten silicide layer 30 having a thickness of about 100 nm is formed on the amorphous silicon layer 28 by the sputtering method or the CVD method. Further, a CVD oxide film 32 having a thickness of about 150 nm is formed on the entire surface. CV of a predetermined area in the base emitter area
The D oxide film 32, the tungsten silicide layer 30, and the amorphous silicon layer 28 are removed by etching to form an opening. This opening is an amorphous silicon layer 2
It is formed to a depth in the middle of 8. A sidewall oxide film 34 is formed on the sidewall of the opening and covers the side surface of the tungsten silicide layer 30.
【００１５】開口部内にはアモルファスシリコン層２８
とサイドウォール酸化膜３４上に不純物濃度が１×１０
20〜１×１０21ｃｍ-3の多結晶シリコン層３６が形成さ
れている。この多結晶シリコン層３６からベース層であ
るｐ+ 型エピタキシャル層２６に熱拡散により不純物が
添加されてエミッタ層３８が形成されている。なお、ト
ランジスタ素子領域以外の領域において多結晶シリコン
層３６を形成することにより、抵抗素子を同時に形成で
きる。Amorphous silicon layer 28 is formed in the opening.
And an impurity concentration of 1 × 10 on the sidewall oxide film 34.
A polycrystalline silicon layer 36 of 20 to 1 × 10 21 cm −3 is formed. An impurity is added from the polycrystalline silicon layer 36 to the p @ + type epitaxial layer 26 which is a base layer by thermal diffusion to form an emitter layer 38. The resistance element can be formed at the same time by forming the polycrystalline silicon layer 36 in the area other than the transistor element area.
【００１６】ＣＶＤ酸化膜３２及び多結晶シリコン層３
６上にはＣＶＤ酸化膜４０が形成されている。ＣＶＤ酸
化膜４０のコレクタ引出領域、ベースエミッタ領域、ベ
ース引出領域には開口部が形成されている。コレクタ引
出領域には開口部を介してタングステンシリサイド層３
０にコンタクトするコレクタ電極４２が形成され、ベー
スエミッタ領域には開口部を介して多結晶シリコン層３
６にコンタクトするエミッタ電極４４が形成され、ベー
ス引出領域には開口部を介してタングステンシリサイド
層３０にコンタクトするベース電極４６が形成されてい
る。CVD oxide film 32 and polycrystalline silicon layer 3
A CVD oxide film 40 is formed on the substrate 6. Openings are formed in the collector extraction region, the base emitter region, and the base extraction region of the CVD oxide film 40. A tungsten silicide layer 3 is formed in the collector extraction region through an opening.
0 is formed in the collector electrode 42, and the polycrystalline silicon layer 3 is formed in the base-emitter region through the opening.
6 is formed, and a base electrode 46 that is in contact with the tungsten silicide layer 30 through the opening is formed in the base extraction region.
【００１７】なお、多結晶シリコン層３６による抵抗素
子にも必要に応じてＣＶＤ酸化膜４０に開口部が形成さ
れ、この開口部を介して多結晶シリコン層３６にコンタ
クトする抵抗電極４８が形成されている。このように本
実施例によれば、エピタキシャル層をベース層としてい
るので、薄いベース層を形成することができ、ベースの
シャロー化を実現できる。An opening is also formed in the CVD oxide film 40 in the resistance element formed of the polycrystalline silicon layer 36 as needed, and a resistance electrode 48 is formed in contact with the polycrystalline silicon layer 36 through the opening. ing. As described above, according to this embodiment, since the epitaxial layer is used as the base layer, it is possible to form a thin base layer and realize the shallowing of the base.
【００１８】また、本実施例によれば、低濃度コレクタ
層と高濃度コレクタ層と高濃度ベース層とエミッタ層に
よりｎ−ｎ+ −ｐ+ −ｎという素子構造になり、ベース
層に高濃度コレクタ層が接合されているので、ベース層
の押し出し効果を低減させてカーク効果を抑制すること
ができる。さらに、本実施例によれば、ベース引出電極
としてベース層上に抵抗の低いタングステン又はタング
ステンシリサイド層を積層したのでベース引出抵抗を低
減することができる。Further, according to this embodiment, the element structure of n-n + -p + -n is formed by the low-concentration collector layer, the high-concentration collector layer, the high-concentration base layer, and the emitter layer, and the high-concentration base layer is formed. Since the collector layer is joined, the pushing effect of the base layer can be reduced and the Kirk effect can be suppressed. Further, according to the present embodiment, since the tungsten or tungsten silicide layer having a low resistance is laminated on the base layer as the base extraction electrode, the base extraction resistance can be reduced.
【００１９】次に、本発明の一実施例による半導体装置
の製造方法を図３乃至図７を用いて説明する。まず、ｐ
型シリコン基板１０上にｎ+ 型埋込み高濃度層１２、ｎ
- 型エピタキシャル層１４をエピタキシャル成長する。
続いて、ｎ- 型エピタキシャル層１４上にＣＶＤ法によ
りシリコン窒化膜（図示せず）を形成する。続いて、全
面にレジスト層（図示せず）を塗布し、Ｕ溝形成領域が
開口するようにパターニングする。パターニングされた
レジスト層をマスクとしてシリコン窒化膜、ｎ- 型エピ
タキシャル層１４、ｎ+ 型埋込み高濃度層１２をエッチ
ングしてｐ型シリコン基板１０上に達するＵ溝を形成す
る。続いて、Ｕ溝内壁を酸化してシリコン酸化膜１６を
形成し、Ｕ溝内に多結晶シリコン１８を埋め込む。続い
て、トランジスタ素子領域内のベースエミッタ領域とコ
レクタ引出領域以外のシリコン窒化膜を除去し、ＬＯＣ
ＯＳ法により選択酸化膜２０を形成する。続いて、シリ
コン窒化膜を除去し、コレクタ引出領域から不純物をイ
オン注入してｎ+ 型埋込みエピタキシャル層１２に連続
するｎ+ 型コレクタ引出領域２２を形成する（図３）。Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. First, p
N-type buried high-concentration layers 12, n on a silicon substrate 10
The epitaxial layer 14 is epitaxially grown.
Then, a silicon nitride film (not shown) is formed on the n--type epitaxial layer 14 by the CVD method. Subsequently, a resist layer (not shown) is applied on the entire surface and patterned so that the U groove formation region is opened. Using the patterned resist layer as a mask, the silicon nitride film, the n − type epitaxial layer 14, and the n + type buried high concentration layer 12 are etched to form a U groove reaching the p type silicon substrate 10. Subsequently, the inner wall of the U groove is oxidized to form a silicon oxide film 16, and polycrystalline silicon 18 is embedded in the U groove. Then, the silicon nitride film other than the base emitter region and the collector extraction region in the transistor element region is removed, and the LOC
The selective oxide film 20 is formed by the OS method. Then, the silicon nitride film is removed, and impurities are ion-implanted from the collector extraction region to form an n + type collector extraction region 22 continuous with the n + type buried epitaxial layer 12 (FIG. 3).
【００２０】次に、低温エピタキシー装置（基本圧力：
１Ｅ９Ｔｏｒｒ、エピタキシャル成長温度：８００℃、
Ｓｉ2 Ｈ6 ＝２００ｓｃｃｍ、Ｈ2 ＝１０１ｓｃｃｍ、
１Ｔｏｒｒ）により、ｎ- 型エピタキシャル層１４上
に、不純物濃度が２×１０16〜１×１０17ｍ-3で約１０
０ｎｍ厚のｎ+ 型エピタキシャル層２４と、不純物濃度
が１Ｅ１８〜１Ｅ１９ｃｍ-3で約７０ｎｍ厚のｐ+ 型エ
ピタキシャル層２６を順次エピタキシャル成長し、ｐ+
型エピタキシャル層２６上に、Ｓｉ2 Ｈ6 ＝５０ｓｃｃ
ｍ、０．５Ｔｏｒｒの条件で約５０ｎｍ厚のノンドープ
のアモルファスシリコン層２８を成長する。続いて、ア
モルファスシリコン層２８上にスパッタ法又はＣＶＤ法
により約１００ｎｍ厚のタングステン又はタングステン
シリサイド層３０を堆積する（図４）。Next, a low temperature epitaxy apparatus (basic pressure:
1E9 Torr, epitaxial growth temperature: 800 ° C.,
Si 2 H 6 = 200 sccm, H 2 = 101 sccm,
1 Torr), an impurity concentration of 2 × 10 16 to 1 × 10 17 m −3 on the n − -type epitaxial layer 14 is about 10.
An n + type epitaxial layer 24 having a thickness of 0 nm and a p + type epitaxial layer 26 having an impurity concentration of 1E18 to 1E19 cm −3 and a thickness of about 70 nm are sequentially epitaxially grown to obtain p +
Si 2 H 6 = 50 scc on the epitaxial layer 26
A non-doped amorphous silicon layer 28 having a thickness of about 50 nm is grown under the conditions of m and 0.5 Torr. Subsequently, a tungsten or tungsten silicide layer 30 having a thickness of about 100 nm is deposited on the amorphous silicon layer 28 by the sputtering method or the CVD method (FIG. 4).
【００２１】次に、全面に約１５０ｎｍ厚のＣＶＤ酸化
膜３２を形成し、ベースエミッタ領域内の所定領域のＣ
ＶＤ酸化膜３２、タングステンシリサイド層３０、アモ
ルファスシリコン層２８をエッチング除去して約０．６
μｍ幅の開口部５０を形成する。開口部５０を形成する
際のエッチングの停止制御としては、アモルファスシリ
コン層２８中で停止するように制御すればよい。続い
て、全面に約１５０ｎｍ厚のシリコン酸化膜（図示せ
ず）を形成し、ＲＩＥにより全面を異方性エッチングし
て、開口部５０の側壁にサイドウォール酸化膜３４を形
成し、タングステンシリサイド層３０の側面を覆って絶
縁する（図５）。これにより開口部５０内に約０．２μ
ｍ幅のエミッタ窓が形成されることになる。Next, a CVD oxide film 32 having a thickness of about 150 nm is formed on the entire surface, and C of a predetermined region in the base emitter region is formed.
The VD oxide film 32, the tungsten silicide layer 30, and the amorphous silicon layer 28 are removed by etching to about 0.6.
An opening 50 having a width of μm is formed. As a control for stopping the etching when forming the opening 50, it may be controlled so as to stop in the amorphous silicon layer 28. Subsequently, a silicon oxide film (not shown) having a thickness of about 150 nm is formed on the entire surface, and the entire surface is anisotropically etched by RIE to form a sidewall oxide film 34 on the side wall of the opening 50, and a tungsten silicide layer. The side surface of 30 is covered and insulated (FIG. 5). As a result, about 0.2μ in the opening 50
An m-width emitter window will be formed.
【００２２】次に、全面に約１００ｎｍ厚の多結晶シリ
コン層３６を成長し、トランジスタ素子領域内のベース
エミッタ領域とトランジスタ素子領域外の抵抗素子領域
に残存させるようにパターニングする。続いて、ベース
エミッタ領域上の多結晶シリコン層３６にドーズ量１Ｅ
１６ｃｍ2 のＡｓをイオン注入する。続いて、抵抗素子
領域の多結晶シリコン層３６に必要に応じてｐ型又はｎ
型の不純物をイオン注入する。続いて、約１０００℃で
約３０分間の熱処理を行ない、トランジスタ素子領域内
のベースエミッタ領域の多結晶シリコン層３６からｐ+
型エピタキシャル層２６内に不純物を拡散してエミッタ
層３８を形成すると共に、抵抗素子領域の多結晶シリコ
ン層３６を活性化する（図６）。Next, a polycrystalline silicon layer 36 having a thickness of about 100 nm is grown on the entire surface and patterned so as to remain in the base emitter region in the transistor element region and the resistance element region outside the transistor element region. Then, a dose amount of 1E is applied to the polycrystalline silicon layer 36 on the base emitter region.
16 cm 2 of As is ion-implanted. Subsequently, if necessary, the polycrystalline silicon layer 36 in the resistance element region is p-type or n-type.
Type impurities are ion-implanted. Subsequently, heat treatment is performed at about 1000 ° C. for about 30 minutes to remove p + from the polycrystalline silicon layer 36 in the base / emitter region in the transistor element region.
Impurities are diffused in the type epitaxial layer 26 to form an emitter layer 38, and the polycrystalline silicon layer 36 in the resistance element region is activated (FIG. 6).
【００２３】次に、全面にＣＶＤ法によりＣＶＤ酸化膜
４０を堆積する。続いて、ＣＶＤ酸化膜４０上にレジス
ト層（図示せず）を形成し、コレクタ引出領域に、ベー
スエミッタ領域、ベース引出領域、抵抗端子領域が開口
するようにパターニングする。続いて、パターニングさ
れたレジスト層をマスクとしてＣＶＤ酸化膜４０、３２
をエッチングすることにより、コレクタ引出領域にタン
グステンシリサイド層３０に達する開口部５２と、ベー
スエミッタ領域に多結晶シリコン層３６に達する開口部
５４と、ベース引出領域にタングステンシリサイド層３
０に達する開口部５６と、抵抗素子領域に多結晶シリコ
ン層３６に達する開口部５８とを形成する（図７）。Next, a CVD oxide film 40 is deposited on the entire surface by the CVD method. Subsequently, a resist layer (not shown) is formed on the CVD oxide film 40, and is patterned so that the base extraction region, the base extraction region, and the resistance terminal region are opened in the collector extraction region. Then, using the patterned resist layer as a mask, the CVD oxide films 40, 32 are formed.
By etching, the opening 52 reaching the tungsten silicide layer 30 in the collector extraction region, the opening 54 reaching the polycrystalline silicon layer 36 in the base emitter region, and the tungsten silicide layer 3 in the base extraction region.
An opening 56 reaching 0 and an opening 58 reaching the polycrystalline silicon layer 36 are formed in the resistance element region (FIG. 7).
【００２４】次に、スパッタ法により全面にアルミニウ
ム電極層を堆積した後にパターニングして、コレクタ引
出領域において開口部５２を介してタングステンシリサ
イド層３０にコンタクトするコレクタ電極４２を形成
し、ベースエミッタ領域において開口部５４を介して多
結晶シリコン層３６にコンタクトするエミッタ電極４４
を形成し、ベース引出領域において開口部５６を介して
タングステンシリサイド層３０にコンタクトするベース
電極４６を形成し、抵抗素子領域において開口部５８を
介して多結晶シリコン層３６にコンタクトする抵抗電極
４８を形成して、半導体装置を完成する（図１）。Next, an aluminum electrode layer is deposited on the entire surface by sputtering and then patterned to form a collector electrode 42 which contacts the tungsten silicide layer 30 through the opening 52 in the collector extraction region, and in the base emitter region. Emitter electrode 44 that contacts the polycrystalline silicon layer 36 through the opening 54
A base electrode 46 that contacts the tungsten silicide layer 30 through the opening 56 in the base extraction region, and a resistance electrode 48 that contacts the polycrystalline silicon layer 36 through the opening 58 in the resistance element region. After that, the semiconductor device is completed (FIG. 1).
【００２５】このように本実施例によれば、ベース層と
してのｐ+ 型エピタキシャル層上にノンドープのアモル
ファスシリコン層を形成したので、エミッタドライブの
ための開口部を形成する際に、アモルファスシリコン層
中であればどこでエッチングを停止させても、その後の
エミッタドライブにより形成されるエミッタ領域及びベ
ース領域の厚さが変化しないので、エッチング停止制御
を厳格に行うことなく、特性のばらつきの少ない半導体
装置を製造することができる。As described above, according to this embodiment, since the non-doped amorphous silicon layer is formed on the p + type epitaxial layer as the base layer, the amorphous silicon layer is formed when the opening for the emitter drive is formed. No matter where the etching is stopped in the middle, the thickness of the emitter region and the base region formed by the subsequent emitter drive does not change. Therefore, the semiconductor device with less variation in characteristics can be obtained without strictly controlling the etching stop. Can be manufactured.
【００２６】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例ではベース引出電極と
してタングステン又はタングステンシリサイドを用いた
が、チタン、タンタル等の高融点金属又は高融点金属シ
リサイドを用いてもよい。The present invention is not limited to the above embodiment, but various modifications are possible. For example, although tungsten or tungsten silicide is used as the base extraction electrode in the above embodiment, a high melting point metal such as titanium or tantalum or a high melting point metal silicide may be used.
【００２７】[0027]
【発明の効果】以上の通り、本発明によれば、エピタキ
シャル成長により第２導電型高濃度ベース層を形成して
いるので、イオン注入により形成する場合に比べてベー
ス層を薄く形成することができ、ベースのシャロー化を
実現できる。また、第１導電型低濃度コレクタ層と第１
導電型高濃度コレクタ層と第２導電型高濃度ベース層と
第１導電型エミッタ層という素子構造によりベース層に
高濃度コレクタ層が接合されているので、エミッタ電流
の増大によるベースの押し出し効果を低減させてカーク
効果を抑制することができる。As described above, according to the present invention, since the second conductivity type high concentration base layer is formed by epitaxial growth, the base layer can be formed thinner than in the case of forming by ion implantation. It is possible to realize a shallow base. The first conductivity type low concentration collector layer and the first conductivity type low concentration collector layer
Since the high-concentration collector layer is joined to the base layer by the element structure of the conductive-type high-concentration collector layer, the second-conductivity-type high-concentration base layer, and the first-conductivity-type emitter layer, the base push-out effect due to the increase in the emitter current is The Kirk effect can be suppressed by reducing it.
【図１】本発明の一実施例による半導体装置の断面図で
ある。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例による半導体装置の平面図で
ある。FIG. 2 is a plan view of a semiconductor device according to an embodiment of the present invention.
【図３】本発明の一実施例による半導体装置の製造方法
の工程図（その１）である。FIG. 3 is a process diagram (1) of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図４】本発明の一実施例による半導体装置の製造方法
の工程図（その２）である。FIG. 4 is a process diagram (2) of the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図５】本発明の一実施例による半導体装置の製造方法
の工程図（その３）である。FIG. 5 is a process diagram (3) of the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図６】本発明の一実施例による半導体装置の製造方法
の工程図（その４）である。FIG. 6 is a process diagram (4) of the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図７】本発明の一実施例による半導体装置の製造方法
の工程図（その５）である。FIG. 7 is a process diagram (5) of the method for manufacturing the semiconductor device according to the embodiment of the present invention.
１０…ｐ型シリコン基板 １２…ｎ+ 型埋込み高濃度層 １４…ｎ- 型エピタキシャル層 １６…シリコン酸化膜 １８…多結晶シリコン ２０…選択酸化膜 ２２…ｎ+ 型コレクタ引出領域 ２４…ｎ+ 型エピタキシャル層 ２６…ｐ+ 型エピタキシャル層 ２８…アモルファスシリコン層 ３０…タングステンシリサイド層 ３２…ＣＶＤ酸化膜 ３４…サイドウォール酸化膜 ３６…多結晶シリコン層 ３８…エミッタ層 ４０…ＣＶＤ酸化膜 ４２…コレクタ電極 ４４…エミッタ電極 ４６…ベース電極 ４８…抵抗電極 ５０、５２、５４、５６、５８…開口部 10 ... p-type silicon substrate 12 ... n + type buried high concentration layer 14 ... n- type epitaxial layer 16 ... silicon oxide film 18 ... polycrystalline silicon 20 ... selective oxide film 22 ... n + type collector extraction region 24 ... n + type Epitaxial layer 26 ... P + type epitaxial layer 28 ... Amorphous silicon layer 30 ... Tungsten silicide layer 32 ... CVD oxide film 34 ... Sidewall oxide film 36 ... Polycrystalline silicon layer 38 ... Emitter layer 40 ... CVD oxide film 42 ... Collector electrode 44 ... Emitter electrode 46 ... Base electrode 48 ... Resistance electrodes 50, 52, 54, 56, 58 ... Openings
Claims (6)
タ層と、 前記第１導電型低濃度コレクタ層上に形成された第１導
電型高濃度コレクタ層と、 前記第１導電型高濃度コレクタ層上に形成された第２導
電型高濃度ベース層と、 前記第２導電型高濃度ベース層上に形成され、開口部が
形成された絶縁層と、 前記絶縁層の開口部から前記第２導電型高濃度ベース層
内に第１導電型の不純物を拡散して形成された第１導電
型エミッタ層とを有することを特徴とする半導体装置。1. A semiconductor substrate, a first conductivity type low concentration collector layer formed on the semiconductor substrate, and a first conductivity type high concentration collector layer formed on the first conductivity type low concentration collector layer. A second conductivity type high-concentration base layer formed on the first conductivity type high-concentration collector layer; an insulating layer formed on the second conductivity type high-concentration base layer and having an opening; A semiconductor device comprising: a first conductivity type emitter layer formed by diffusing a first conductivity type impurity into the second conductivity type high concentration base layer from an opening of an insulating layer.
属又は高融点金属シリサイドからなるベース引出電極層
を更に有することを特徴とする半導体装置。2. The semiconductor device according to claim 1, further comprising a base extraction electrode layer formed on the second conductivity type high-concentration base layer and made of a refractory metal or refractory metal silicide. Semiconductor device.
て、 前記絶縁層の開口部を介して前記第２導電型高濃度ベー
ス層にコンタクトし、第１導電型の不純物を拡散するた
めの多結晶シリコン層を更に有し、 前記多結晶シリコン層を他の領域で抵抗素子層として用
いることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the second conductive type high-concentration base layer is contacted via the opening of the insulating layer to diffuse impurities of the first conductive type. A semiconductor device further comprising a crystalline silicon layer, wherein the polycrystalline silicon layer is used as a resistance element layer in another region.
クタ層をエピタキシャル成長する第１の工程と、 前記第１導電型低濃度コレクタ層上に第１導電型高濃度
コレクタ層と第２導電型高濃度ベース層を順々にエピタ
キシャル成長する第２の工程と、 前記第２導電型高濃度ベース層上に絶縁層を形成する第
３の工程と、 エミッタ形成領域の前記絶縁層をエッチング除去して、
前記第２導電型高濃度ベースとコンタクトするための開
口部を形成する第４の工程と、 前記開口部を介して前記第２導電型高濃度ベース層にコ
ンタクトする多結晶シリコン層を形成する第５の工程
と、 前記多結晶シリコン層から前記第２導電型高濃度ベース
層内に不純物を拡散して第１導電型エミッタ層を形成す
る第６の工程とを有することを特徴とする半導体装置の
製造方法。4. A first step of epitaxially growing a first conductivity type low concentration collector layer on a silicon substrate, and a first conductivity type high concentration collector layer and a second conductivity type on the first conductivity type low concentration collector layer. A second step of sequentially epitaxially growing the high-concentration base layer, a third step of forming an insulating layer on the second-conductivity-type high-concentration base layer, and an etching removal of the insulating layer in the emitter formation region. ,
A fourth step of forming an opening for contacting the second conductivity type high concentration base; and a step of forming a polycrystalline silicon layer contacting the second conductivity type high concentration base layer through the opening. And a sixth step of diffusing impurities from the polycrystalline silicon layer into the second conductivity type high concentration base layer to form a first conductivity type emitter layer. Manufacturing method.
おいて、 前記第２の工程の後、前記第３の工程の前に、前記第２
導電型高濃度ベース層上に高融点金属又は高融点金属シ
リサイドからなるベース引出電極層を形成する工程を更
に有することを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein after the second step, before the third step, the second
A method of manufacturing a semiconductor device, further comprising the step of forming a base extraction electrode layer made of a refractory metal or refractory metal silicide on the conductive high concentration base layer.
方法において、 前記第２の工程で、前記第２導電型高濃度ベース層上に
不純物が添加されていないノンドープ半導体層を更に積
層し、 前記第４の工程で、前記第２導電型高濃度ベース層に達
することなく前記ノンドープ半導体層の途中の深さまで
前記開口部を形成し、 前記第５の工程で、前記開口部を介して前記ノンドープ
半導体層にコンタクトする多結晶シリコン層を形成し、 前記第６の工程で、前記多結晶シリコン層から前記ノン
ドープ半導体層を介して前記第２導電型高濃度ベース層
内に不純物を拡散することを特徴とする半導体装置の製
造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein in the second step, a non-doped semiconductor layer containing no impurities is further laminated on the second conductivity type high concentration base layer. In the fourth step, the opening is formed to a depth in the middle of the non-doped semiconductor layer without reaching the second conductivity type high-concentration base layer, and in the fifth step, via the opening. Forming a polycrystalline silicon layer in contact with the non-doped semiconductor layer, and diffusing impurities from the polycrystalline silicon layer into the second conductivity type high-concentration base layer through the non-doped semiconductor layer in the sixth step. A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612592A JPH05275437A (en) | 1992-03-24 | 1992-03-24 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612592A JPH05275437A (en) | 1992-03-24 | 1992-03-24 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275437A true JPH05275437A (en) | 1993-10-22 |
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ID=13306845
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6612592A Withdrawn JPH05275437A (en) | 1992-03-24 | 1992-03-24 | Semiconductor device and its manufacture |
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| Country | Link |
|---|---|
| JP (1) | JPH05275437A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1992-03-24 JP JP6612592A patent/JPH05275437A/en not_active Withdrawn
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |