JPH05267582A - Manufacture of semiconductor wafer and semiconductor device - Google Patents

Manufacture of semiconductor wafer and semiconductor device

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JPH05267582A
JPH05267582A JP5867692A JP5867692A JPH05267582A JP H05267582 A JPH05267582 A JP H05267582A JP 5867692 A JP5867692 A JP 5867692A JP 5867692 A JP5867692 A JP 5867692A JP H05267582 A JPH05267582 A JP H05267582A
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JP
Japan
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formed
element
area
semiconductor wafer
elements
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JP5867692A
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Japanese (ja)
Inventor
Izumi Oosaga
泉 大佐賀
Original Assignee
Nec Yamagata Ltd
山形日本電気株式会社
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Abstract

PURPOSE: To reduce the area of a resistive block and also the area of a chip by forming desired resistive elements through high-energy ion implantation in the region, where no element is formed, of a master slice system semiconductor wafer, where elements other than the resistive elements are previously built-in.
CONSTITUTION: Other elements excepting resistive elements are formed on a silicon wafer and a region(resistive block) 23, in which the resistive elements are expected to be formed, is provided in an area within the range of 50×50-500×500μm2. Then, an insulating film 7 is formed all over the surface so that a master wafer is completed, an aluminum film 9 is formed on the wafer, and a desired pattern is formed on the basis of the content of an order received from a user. Subsequently, a P-type diffused layer 8 is selectively formed in the N--type epitaxial layer 2 obtained by high-energy ion implantation so that the resistive elements 24 are formed. After that, holes are made in the predetermined places of the insulating film 7 so that the elements are connected by a wiring, and a passivation film is formed all over.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は使用する素子があらかじめ作り込んであるマスタースライス方式の半導体ウェーハ(以下マスターウェーハと称す)および半導体装置の製造方法に係わり、特にアナログマスタースライス方式において使用するマスターウェーハおよびそれを用いた半導体装置の製造方法に関する。 The present invention relates to a (hereinafter referred to as master wafer) semiconductor wafer master slice method elements used is crowded created in advance and relates to a method of manufacturing a semiconductor device, in particular a master for use in the analog master slice method wafer and a method for manufacturing a semiconductor device using the same.

【0002】 [0002]

【従来の技術】図3に従来のアナログマスタースライス方式のマスターウェーハによる半導体装置の断面図(A)および平面図(B)を示し、図4にこのマスターウェーハを用いた製造方法を示す。 BACKGROUND OF THE INVENTION Figure 3 shows a cross-sectional view of a semiconductor device by the master wafer conventional analog master slice type (A) and a plan view (B), showing a manufacturing method using the master wafer in FIG.

【0003】P型サブストレート1上にN +型埋込み層3を間にしてN -型エピタキシャル層2を成長し、P + [0003] In between the N + -type buried layer 3 N on a P-type substrate 1 - the growth of the type epitaxial layer 2, P +
型素子分離拡散層11を形成する(素子分離工程)。 -Type isolation diffusion layer 11 (isolation step). 次に、トランジスタブロック12内にN +型コレクタ拡散層4、P -型ベース拡散層5、N +型エミッタ拡散層6 Then, N + -type collector diffusion layer 4 in the transistor block 12, P - type base diffusion layer 5, N + -type emitter diffusion layer 6
を形成してトランジスタを作り込む(トランジスタ形成工程)。 It fabricated the transistor to form a (transistor forming step). 次に、抵抗ブロック13内にP型拡散層8を形成して抵抗素子14,16を作り込む(抵抗形成工程)。 Then, the resistor block 13 to form a P-type diffusion layer 8 fabricate a resistive element 14, 16 (resistor forming step). 次に、全体的に絶縁膜7で被覆(絶縁膜形成工程)してマスターウェーハが完成されてストックされる。 The master wafer is entirely covered with an insulating film 7 (insulating film forming step) is completed on the stock.

【0004】そしてユーザーからの受注内容(指定内容)でストックされたマスターウェーハの絶縁膜7の所定箇所に開孔が形成され、必要な素子14がアルミ等の配線15によって接続される(絶縁膜開孔工程・配線形成工程)。 [0006] opened in a predetermined portion of the insulating film 7 of the master wafers stocked in order content from a user (Specification) is formed, the required element 14 are connected by wires 15 made of aluminum or the like (insulating film opening process and wiring formation process). 次に、全体的にパッシベーション膜が形成され(カバー膜形成工程)集積回路装置となる。 Next, overall passivation film is formed (the cover film forming step) becomes an integrated circuit device.

【0005】 [0005]

【発明が解決しようとする課題】この従来の製造方法、 [Problems that the Invention is to provide a method of this conventional manufacturing,
製造システムでは、図3(B)に示す様に、既に形成されている多くの抵抗素子14,16から必要な抵抗素子14だけを選ぶために使用しない抵抗素子16が多く発生し、その分チップ面積が大きくなってしまい、1枚のウエーハからのペレット収量が少なくなるという問題点があった。 In the production system, as shown in FIG. 3 (B), the resistance element 16 many occurs is not used to select only the resistive element 14 required for a number of resistive elements 14, 16 have already been formed, correspondingly chips area becomes large, there is a problem that pellets yield from a single wafer is reduced.

【0006】 [0006]

【課題を解決するための手段】本発明の特徴は、使用する素子があらかじめ作り込んであるマスタースライス方式の半導体ウェーハにおいて、前記あらかじめ作り込んである素子は抵抗素子以外の素子であり、かつ、素子が形成されていない所定面積の領域であって該半導体ウェーハから半導体装置を得る為にはそこに抵抗素子を必要とする領域を有する半導体ウェーハにある。 Feature of the present invention SUMMARY OF THE INVENTION, in the semiconductor wafer of a master slice method which element to use is crowded made beforehand, said element is crowded created beforehand is an element other than the resistor element, and, element in a semiconductor wafer having a region requiring a resistance element therein in order to obtain the a region of a predetermined area is not formed semiconductor device from the semiconductor wafer.

【0007】本発明の他の特徴は、抵抗素子以外の素子があらかじめ作り込んであり、かつ、素子が形成されていない領域を有しているマスタースライス方式の半導体ウェーハを用意する工程と、ユーザー指定により前記マスタースライス方式の半導体ウェーハの前記素子が形成されていない領域に高いエネルギーのイオン注入により所望する抵抗素子を形成する工程とを有する半導体装置の製造方法にある。 [0007] Another feature of the present invention, elements other than the resistance elements is a crowded made in advance and providing a semiconductor wafer of a master slice method which has an area that is not element formation, the user in a method of manufacturing a semiconductor device having a step of forming a desired resistive element by the designation by the device high energy ion implantation in the region is not formed in the semiconductor wafer of the master slice method.

【0008】ここで前記素子が形成されていない領域の面積は50×50μm 2 〜500×500μm 2の範囲内の面積であることが実用的観点から好ましい。 [0008] It is preferred from a practical point of view wherein the area of the element is not the forming region is the area within the range of 50 × 50μm 2 ~500 × 500μm 2 .

【0009】 [0009]

【実施例】次に本発明について図面を参照して説明する。 EXAMPLES The present invention will be described below with reference to the drawings. 図1に本発明の一実施例のアナログマスタースライス方式のマスターウェーハによる半導体装置の断面図(A)および平面図(B)を示し、図2にこのマスターウェーハを用いた製造方法を示す。 Sectional view of a semiconductor device by the master wafer analog master slice method of an embodiment of the present invention in FIG. 1 (A) and a plan view illustrates the (B), showing a manufacturing method using the master wafer in FIG.

【0010】まず始めにシリコンウェーハ上にNPNトランジスタ、PNPトランジスタ、MOSトランジスタ等の抵抗素子を除く他の素子を形成し、将来抵抗素子を形成する領域(抵抗ブロック)23を設ける。 Firstly NPN transistors on a silicon wafer at the beginning, PNP transistor, to form other elements except for the resistive element such as a MOS transistor, provide a region (resistor block) 23 that forms the future resistance element. そして全面に膜厚が約500nm(ナノメータ)の絶縁膜7をC And an insulating film 7 having a thickness of about 500 nm (nanometers) on the entire surface C
VD法で形成してマスターウェーハを完成させる。 Formed by the VD method to complete the master wafer.

【0011】図1,図2により説明すると、P型サブストレート1上にN +型埋込み層3を間にしてN -型エピタキシャル層2を成長し、P +型素子分離拡散層11を形成する(素子分離工程)。 [0011] Figure 1, describing the FIG. 2, and between the N + -type buried layer 3 N on P-type substrate 1 - the growth of the type epitaxial layer 2 to form the P + -type isolation diffusion layer 11 (isolation step). 次に、トランジスタブロック22内にN +型コレクタ拡散層4、P -型ベース拡散層5、N +型エミッタ拡散層6を形成してトランジスタを作り込む(トランジスタ形成工程)。 Then, N + -type collector diffusion layer 4 in the transistor block 22, P - type base diffusion layer 5, N + -type emitter diffusion layer 6 fabricated transistors to form a (transistor forming step). 次に、全体的に絶縁膜7で被覆(絶縁膜形成工程)してマスターウェーハが完成されてストックされる。 The master wafer is entirely covered with an insulating film 7 (insulating film forming step) is completed on the stock.

【0012】この場合、将来抵抗素子を形成する領域(抵抗ブロック)23の面積は実用的観点から、50× [0012] In this case, from a practical point of view the area of ​​the region (resistor block) 23 that forms the future resistance element, 50 ×
50μm 2 〜500×500μm 2の範囲であることが好ましい。 It is preferably in the range of 50μm 2 ~500 × 500μm 2. またこの範囲内でたがいに異なる抵抗ブロック面積の数種類のマスターウェーハを用意することにより、ユーザーが必要とする抵抗ブロック面積を有するマスターウェーハを選択するようにすることが有効である。 Also by providing several kinds of master wafer having different resistor block area within this range, it is effective so as to select a master wafer having a resistor block area required by users.

【0013】そしてストックされたマスターウェーハ上にイオン注入時のマスクとなる膜厚が約1μmのアルミ膜9を成膜し、ユーザーからの受注内容(指定内容)にもとずいて、フォトリソグラフィー技術によりこのアルミ膜9に所望のパターンを形成する。 [0013] The stock has been depositing the aluminum film 9 of the film thickness serving as a mask at the time of ion implantation on the master wafer is about 1μm, in order content from a user (as specified content) Te original stamen, a photolithography technique by forming a desired pattern on the aluminum film 9. 次に、イオン注入法を用い、アルミ膜9を除去した部分へ絶縁膜7を通して300〜500keVの高エネルギーでボロン10を注入してN -型エピタキシャル層2に選択的にP型拡散層8を形成し、抵抗素子24を形成する(高エネルギーイオン注入による抵抗形成工程)。 Next, by ion implantation, boron 10 at high energy 300~500keV through the insulating film 7 to the removed portion of the aluminum film 9 implanted to N - -type epitaxial layer 2 selectively P-type diffusion layer 8 formed, to form a resistance element 24 (resistance forming step by high-energy ion implantation).

【0014】この後、絶縁膜7に上記ユーザーからの受注内容(指定内容)にもとずいて、フォトリソグラフィー技術により所定箇所に開孔が形成され、アルミ等の配線によって素子が接続される(絶縁膜開孔工程・配線形成工程)。 [0014] Thereafter, the insulating film 7 Te based cerebrospinal in order contents (Specification) from the user, opening is formed at a predetermined position by photolithography, devices are connected by a wiring made of aluminum or the like ( insulating film opening process and wiring forming step). 最後に、膜厚が約0.5μmのプラズマシリコン窒化膜をパッシベーション膜として全体的に形成して(カバー膜形成工程)集積回路装置となる。 Finally, the film thickness of the plasma silicon nitride film of about 0.5μm was formed entirely as a passivation film (cover film-forming step) integrated circuit device.

【0015】 [0015]

【発明の効果】以上説明したように本発明は、マスタースライス方式たとえばアナログマスタースライス方式によってメーカーもしくはユーザーが製造工程の後半を行って集積回路装置を完成させる際に、必要最小限の面積の抵抗ブロック23を選択し、300〜500keVの高エネルギーでイオン注入技術を用いることによってアルミ等の配線形成前に自由なパターンの抵抗素子24を必要な数だけ形成することが出来る。 The present invention described above, according to the present invention, when the manufacturer or user to complete the integrated circuit device performs the second half of the manufacturing process by the master slice method for example analog master slice method, the minimum sheet resistance select block 23 can be formed as many as necessary resistance element 24 free pattern before the wiring formation such as aluminum by using an ion implantation technique at a high energy 300~500KeV. したがって、不要な抵抗素子の存在により抵抗ブロックが大面積となっていた従来の集積回路装置と比べて抵抗素子を形成する抵抗ブロックの面積が大幅に削減でき、更にチップの面積を小さくする事ができる効果を有する。 Thus, it is possible to the area of ​​the resistor block resistance block by the presence to form a resistance element as compared with the conventional integrated circuit device which has been a large area of ​​unwanted resistive element can be greatly reduced, further reducing the area of ​​the chip with the possible effect. また、大幅な抵抗変更を必要とする客に対して、迅速に対応できるという大きな効果をも有する。 Further, a relative customers requiring significant resistance changes, a significant effect of rapid response.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例のマスターウェーハを示す図であり、(A)は断面図、(B)は平面図である。 Figure 1 is a view showing a master wafer of an embodiment of the present invention, (A) is a sectional view, (B) is a plan view.

【図2】本発明の一実施例の製造方法の流れを示す図である。 2 is a diagram showing a flow of a manufacturing method of an embodiment of the present invention.

【図3】従来技術のマスターウェーハを示す図であり、 FIG. 3 is a diagram showing the master wafer of the prior art,
(A)は断面図、(B)は平面図である。 (A) is a sectional view, (B) is a plan view.

【図4】従来技術の製造方法の流れを示す図である。 4 is a diagram showing a flow of a manufacturing method of the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 P型サブストレート 2 N -型エピタキシャル層 3 N +型埋込み層 4 N +型コレクタ拡散層 5 P -型ベース拡散層 6 N +型エミッタ拡散層 7 絶縁膜 8 P型拡散層 9 アルミ膜 10 ボロン 11 P +型素子分離拡散層 12,22 トランジスタブロック 13,23 抵抗ブロック 14,16,24抵抗素子 15 アルミ配線 1 P-type substrate 2 N - -type epitaxial layer 3 N + -type buried layer 4 N + -type collector diffusion layer 5 P - type base diffusion layer 6 N + -type emitter diffusion layer 7 insulating film 8 P-type diffusion layer 9 of aluminum film 10 boron 11 P + -type isolation diffusion layers 12 and 22 transistor blocks 13 and 23 resistor block 14,16,24 resistive element 15 aluminum wire

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 使用する素子があらかじめ作り込んであるマスタースライス方式の半導体ウェーハにおいて、前記あらかじめ作り込んである素子は抵抗素子以外の素子であり、かつ、素子が形成されていない所定面積の領域であって該半導体ウェーハから半導体装置を得る為にはそこに抵抗素子を必要とする領域を有することを特徴とする半導体ウェーハ。 1. A semiconductor wafer of a master slice method which element to use is crowded made beforehand, the an element of the element other than the resistor element is crowded made beforehand, and the area of ​​the predetermined area which are not elements formed semiconductor wafer and having a region requiring a resistance element therein in order to obtain the semiconductor device from the semiconductor wafer comprising a.
  2. 【請求項2】 前記素子が形成されていない所定面積の領域の面積は50×50μm 2 〜500×500μm 2 Wherein the area of the region having a predetermined area which is not the element is formed 50 × 50μm 2 ~500 × 500μm 2
    の範囲内の面積であることを特徴とする請求項1に記載の半導体ウェーハ。 The semiconductor wafer according to claim 1, characterized in that the area within the range of.
  3. 【請求項3】 抵抗素子以外の素子があらかじめ作り込んであり、かつ、素子が形成されていない領域を有しているマスタースライス方式の半導体ウェーハを用意する工程と、ユーザー指定により前記マスタースライス方式の半導体ウェーハの前記素子が形成されていない領域に高いエネルギーのイオン注入により所望する抵抗素子を形成する工程とを有することを特徴とする半導体装置の製造方法。 3. A device other than a resistive element is a crowded made in advance and providing a semiconductor wafer of a master slice method which has an area that has not been elements formed, the master slice method by the user designation the method of manufacturing a semiconductor device characterized by a step of the element of the semiconductor wafer forming the desired resistor element by ion implantation of high energy region is not formed.
  4. 【請求項4】 前記素子が形成されていない領域の面積が異なる複数種類の前記半導体ウェーハを用意し、前記ユーザー指定により前記複数種類の半導体ウェーハのなかから一種類の半導体ウェーハを選択して前記抵抗素子の形成を該選択された半導体ウェーハに行ない、しかる後に配線を形成することを特徴とする請求項3に記載の半導体装置の製造方法。 4. Prepare the semiconductor wafer a plurality of types of areas of the region not the elements are formed are different, the selected one type of semiconductor wafers from the multiple types of the semiconductor wafer by the user-specified the formation of the resistance element carried on a semiconductor wafer that is the selected method of manufacturing a semiconductor device according to claim 3, characterized in that wiring is formed thereafter.
  5. 【請求項5】 前記素子が形成されていない領域の面積は50×50μm 2 〜500×500μm 2の範囲内の面積であることを特徴とする請求項3もしくは請求項4 5. A method according to claim 3 or claim 4, wherein the area of the region which is not the element is formed is an area within the range of 50 × 50μm 2 ~500 × 500μm 2
    に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to.
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