JPH05258596A - Pose test method of sram - Google Patents
Pose test method of sramInfo
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- JPH05258596A JPH05258596A JP4058707A JP5870792A JPH05258596A JP H05258596 A JPH05258596 A JP H05258596A JP 4058707 A JP4058707 A JP 4058707A JP 5870792 A JP5870792 A JP 5870792A JP H05258596 A JPH05258596 A JP H05258596A
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- power supply
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＳＲＡＭ（static ran
dom access memory）のポーズ（pause）試験方法に関す
る。BACKGROUND OF THE INVENTION The present invention relates to an SRAM (static ran).
It relates to a pause test method for dom access memory).
【０００２】[0002]
【従来の技術】一般に、ＳＲＡＭにおいては、その出荷
時に、いわゆるポーズ試験を実行し、メモリセルのデー
タ保持性、即ち、メモリセルに欠陥があるか否かがチェ
ックされる。2. Description of the Related Art Generally, in an SRAM, a so-called pause test is performed at the time of shipping to check the data retention of the memory cell, that is, whether or not the memory cell has a defect.
【０００３】かかるポーズ試験は、メモリセルに試験用
のデータを書き込んだ後、電源電圧Ｖccを、例えば、
０.５［Ｖ］に降下させ、一定の時間経過後に、電源電
圧Ｖccを５［Ｖ］に戻して、メモリセルのデータを読出
し、メモリセルがデータを保持しているか否かをチェッ
クすることにより行われる。In such a pause test, after writing test data in a memory cell, the power supply voltage Vcc is changed to, for example,
After decreasing the voltage to 0.5 [V] and returning the power supply voltage Vcc to 5 [V] after a certain period of time, read the data of the memory cell and check whether the memory cell holds the data or not. Done by.
【０００４】しかし、例えば、高抵抗負荷型のフリップ
フロップや、薄膜トランジスタ型のフリップフロップか
らなるメモリセルでは、フリップフロップの駆動トラン
ジスタのリーク電流は１０-8Ａ以下であり、高抵抗負荷
と駆動トランジスタとの接続点、いわゆるセルノードの
寄生容量は２〜１０ｆＦである。However, for example, in a memory cell including a high resistance load type flip-flop and a thin film transistor type flip-flop, the leakage current of the drive transistor of the flip-flop is 10 −8 A or less, and the high resistance load and the drive transistor are The parasitic capacitance of a so-called cell node, which is a connection point between the and, is 2 to 10 fF.
【０００５】このため、かかる高抵抗負荷型のフリップ
フロップや、薄膜トランジスタ型のフリップフロップか
らなるメモリセルにおいて、例えば、Ｈレベルに書き込
まれた側のセルノードに接続されているべき高抵抗負荷
が切断故障を起こしている場合においても、このセルノ
ードは、２〜２０秒間、Ｈレベルを保持してしまう。Therefore, in a memory cell including such a high resistance load type flip-flop or a thin film transistor type flip-flop, for example, a high resistance load that should be connected to a cell node on the side written to H level has a disconnection failure. The cell node holds the H level for 2 to 20 seconds even when the above occurs.
【０００６】この点を考慮すると、ポーズ試験時、デー
タの読出しは、書込み後、少なくとも、２０秒を経過し
た後に行う必要があり、このようにする場合には、試験
時間が余りに長くなってしまう。Considering this point, in the pause test, it is necessary to read the data at least 20 seconds after writing, and in this case, the test time becomes too long. ..
【０００７】そこで、従来、例えば、バーンイン（burn
in）テスタを使用して多数個のＳＲＡＭにつき同時に
ポーズ試験を行い、１個当たりの試験時間を短縮する方
法が実行されている。Therefore, conventionally, for example, burn-in (burn-in)
(in) Using a tester, a method of performing a pause test on a large number of SRAMs at the same time and shortening the test time for each SRAM is implemented.
【０００８】[0008]
【発明が解決しようとする課題】しかし、この方法で
は、バーンイン・テスタを使用するために、試験用設備
費が上昇し、試験コストの上昇を招いてしまうという問
題点があり、その対策が要求されていた。However, in this method, there is a problem that the test equipment cost rises and the test cost rises because the burn-in tester is used, and a measure against it is required. It had been.
【０００９】本発明は、かかる点に鑑み、試験時間を短
縮し、試験コストの低減化を図ることができるようにし
たＳＲＡＭのポーズ試験方法を提供することを目的とす
る。In view of the above points, an object of the present invention is to provide an SRAM pause test method capable of shortening the test time and reducing the test cost.
【００１０】[0010]
【課題を解決するための手段】本発明によるＳＲＡＭの
ポーズ試験方法は、メモリセルに対する試験用データの
書込み後、メモリセルのＨレベル側のセルノードに蓄積
されている電荷のリークを強制的に加速してポーズ試験
を行うというものである。According to the pause test method for an SRAM of the present invention, after the test data is written to the memory cell, the leakage of the charge accumulated in the cell node on the H level side of the memory cell is forcibly accelerated. Then, the pose test is conducted.
【００１１】[0011]
【作用】本発明においては、メモリセルに対する試験用
データの書込み後、メモリセルのＨレベル側のセルノー
ドに蓄積されている電荷のリークを強制的に加速すると
しているので、試験用データの書込み後、この試験用デ
ータを読み出すまでの期間（ポーズ期間）を短縮するこ
とができる。According to the present invention, after the test data is written to the memory cell, the leakage of the charge accumulated in the cell node on the H level side of the memory cell is forcibly accelerated. The period (pause period) until the test data is read can be shortened.
【００１２】[0012]
【実施例】以下、図１〜図９を参照して、本発明の第１
実施例〜第４実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first embodiment of the present invention will now be described with reference to FIGS.
Examples to 4th Example are described.
【００１３】第１実施例・・図１〜図３ 図１は本発明の第１実施例を説明するための回路図であ
り、ＳＲＡＭ中のメモリセルの１個を示している。First Embodiment FIG. 1 to FIG. 3 FIG. 1 is a circuit diagram for explaining the first embodiment of the present invention, showing one of the memory cells in the SRAM.
【００１４】図中、１は高抵抗負荷型のフリップフロッ
プであり、２、３は電源電圧Ｖccを供給するＶcc電源
線、４、５は高抵抗負荷、６、７は駆動トランジスタを
なすｎＭＯＳトランジスタ、８、９はセルノード、１
０、１１は転送ゲートをなすｎＭＯＳトランジスタ、Ｗ
Ｌはワード線、ＢＬ、／ＢＬはビット線である。In the figure, 1 is a high resistance load type flip-flop, 2 and 3 are Vcc power supply lines for supplying a power supply voltage Vcc, 4 and 5 are high resistance loads, and 6 and 7 are nMOS transistors forming drive transistors. , 8 and 9 are cell nodes, 1
0 and 11 are nMOS transistors forming a transfer gate, W
L is a word line, and BL and / BL are bit lines.
【００１５】第１実施例では、まず、電源電圧Ｖcc＝５
［Ｖ］、ワード線ＷＬ＝５［Ｖ］、ビット線ＢＬ＝５−
Ｖth（ｎＭＯＳトランジスタのスレッショルド電圧、例
えば、０.５［Ｖ］）、ビット線／ＢＬ＝１［Ｖ］にし
て、例えば、セルノード８＝Ｈレベル（５［Ｖ］）、セ
ルノード９＝Ｌレベル（０［Ｖ］）となるように試験用
データを書き込む。In the first embodiment, first, the power supply voltage Vcc = 5.
[V], word line WL = 5 [V], bit line BL = 5-
Vth (threshold voltage of nMOS transistor, for example, 0.5 [V]), bit line / BL = 1 [V], for example, cell node 8 = H level (5 [V]), cell node 9 = L level ( Write the test data so that it becomes 0 [V]).
【００１６】そして、ポーズ時、電源電圧Ｖccを５
［Ｖ］よりも低い電圧Ｖccp（例えば、０.５［Ｖ］）と
し、かつ、ワード線ＷＬ＝Ｖth＋α［Ｖ］、ビット線Ｂ
Ｌ、／ＢＬ＝Ｖccp−Ｖth［Ｖ］にする。但し、αは０
≦α≦Ｖccpなる関係にある電圧である。At the time of pause, the power supply voltage Vcc is set to 5
The voltage Vccp (for example, 0.5 [V]) lower than [V], the word line WL = Vth + α [V], and the bit line B
L, / BL = Vccp-Vth [V]. However, α is 0
The voltage has a relationship of ≦ α ≦ Vccp.
【００１７】このようにすると、Ｌレベル側のセルノー
ド９の電圧は、「ワード線ＷＬの電圧」−「ｎＭＯＳト
ランジスタ１１のスレッショルド電圧」＝Ｖth＋α−Ｖ
th＝α［Ｖ］となり、これがｎＭＯＳトランジスタ６の
ゲートに印加され、Ｈレベル側のセルノード８の電荷の
ｎＭＯＳトランジスタ６を介してのリーク量が増加す
る。In this way, the voltage of the cell node 9 on the L level side is "the voltage of the word line WL"-"the threshold voltage of the nMOS transistor 11" = Vth + α-V.
th = α [V], which is applied to the gate of the nMOS transistor 6, and the amount of leakage of the charge of the cell node 8 on the H level side through the nMOS transistor 6 increases.
【００１８】そこで、所定時間経過後、電源電圧Ｖcc＝
５［Ｖ］に戻して、データを読出すことで、メモリセル
のセルノード８側のデータ保持性のチェックを行い、更
に、その後、セルノード８＝Ｌレベル、セルノード９＝
Ｈレベルにして、同様な手順を行うことで、セルノード
９側のデータ保持性のチェックを行うことができる。Therefore, after a predetermined time has elapsed, the power supply voltage Vcc =
By returning the voltage to 5 [V] and reading the data, the data retention of the cell node 8 side of the memory cell is checked, and then the cell node 8 = L level and the cell node 9 =
It is possible to check the data retention on the cell node 9 side by setting it to the H level and performing the same procedure.
【００１９】ここに、ワード線ＷＬをＶth＋α［Ｖ］に
設定する回路は、例えば、図２又は図３に示すように構
成することができる。図２及び図３において、１２はロ
ウデコーダであり、１３、１４は最終段のＮＯＲ回路、
１５はＶss電源線、ＷＬ0、ＷＬ255はワード線である。Here, the circuit for setting the word line WL to Vth + α [V] can be constructed, for example, as shown in FIG. 2 or 3. 2 and 3, 12 is a row decoder, 13 and 14 are final-stage NOR circuits,
Reference numeral 15 is a Vss power supply line, and WL 0 and WL 255 are word lines.
【００２０】また、図２において、１６はＶth＋αなる
電圧が入力される外部端子、１７は制御信号ＣＷが入力
される制御信号入力端子、１８、１９はｎＭＯＳトラン
ジスタ、２０はインバータである。In FIG. 2, 16 is an external terminal to which a voltage Vth + α is input, 17 is a control signal input terminal to which a control signal CW is input, 18 and 19 are nMOS transistors, and 20 is an inverter.
【００２１】また、図３において、２１はＶcc電源線、
２２は制御信号ＣＷが入力される制御信号入力端子、２
３はｐＭＯＳトランジスタ、２４、２５はｎＭＯＳトラ
ンジスタであり、ｎＭＯＳトランジスタ２５は、そのス
レッショルド電圧がＶth＋αとなるように設計されてい
る。Further, in FIG. 3, 21 is a Vcc power supply line,
22 is a control signal input terminal to which the control signal CW is input, 2
3 is a pMOS transistor, 24 and 25 are nMOS transistors, and the nMOS transistor 25 is designed so that its threshold voltage is Vth + α.
【００２２】ここに、図２の回路においては、制御信号
ＣＷ＝Ｈレベルの場合、ｎＭＯＳトランジスタ１８＝Ｏ
Ｎ、ｎＭＯＳトランジスタ１９＝ＯＦＦとなり、ロウデ
コーダ１２のＶss電源線１５は接地電圧０［Ｖ］に設定
され、これによって、通常動作が確保される。Here, in the circuit of FIG. 2, when the control signal CW = H level, the nMOS transistor 18 = O.
The N and nMOS transistors 19 are turned off, and the Vss power supply line 15 of the row decoder 12 is set to the ground voltage 0 [V], which ensures the normal operation.
【００２３】これに対して、制御信号ＣＷ＝Ｌレベルの
場合、ｎＭＯＳトランジスタ１８＝ＯＦＦ、ｎＭＯＳト
ランジスタ１９＝ＯＮとなり、外部端子１６に供給され
ているＶth＋αなる電圧がロウデコーダ１２のＶss電源
線１５に供給されるので、ロウデコーダ１２はワード線
ＷＬ0〜ＷＬ255の電圧をＶth＋αなる電圧に設定するこ
とができる。これによって、ポーズ動作が確保される。On the other hand, when the control signal CW = L level, the nMOS transistor 18 = OFF, the nMOS transistor 19 = ON, and the voltage Vth + α supplied to the external terminal 16 is the Vss power supply line 15 of the row decoder 12. Is supplied to the row decoder 12, the row decoder 12 can set the voltage of the word lines WL 0 to WL 255 to Vth + α. This ensures the pause operation.
【００２４】また、図３の回路においては、制御信号Ｃ
Ｗ＝Ｌレベルの場合、ｐＭＯＳトランジスタ２３＝Ｏ
Ｎ、ｎＭＯＳトランジスタ２５＝ＯＮ、ｎＭＯＳトラン
ジスタ２４＝ＯＦＦとなり、ロウデコーダ１２のＶss電
源線１５は接地電圧０［Ｖ］に設定され、これによっ
て、通常動作が確保される。In the circuit of FIG. 3, the control signal C
When W = L level, pMOS transistor 23 = 0
N, the nMOS transistor 25 = ON, the nMOS transistor 24 = OFF, and the Vss power supply line 15 of the row decoder 12 is set to the ground voltage 0 [V], thereby ensuring the normal operation.
【００２５】これに対して、制御信号ＣＷ＝Ｈレベルの
場合、ｐＭＯＳトランジスタ２３＝ＯＦＦ、ｎＭＯＳト
ランジスタ２４＝ＯＮとなり、ｎＭＯＳトランジスタ２
５がダイオード接続され、ロウデコーダ１２のＶss電源
線１５は、ｎＭＯＳトランジスタ２５のスレッショルド
電圧であるＶth＋αに設定されるので、ロウデコーダ１
２は、ワード線ＷＬ0〜ＷＬ255の電圧をＶth＋αなる電
圧に設定することができ、これによって、ポーズ動作が
確保される。On the other hand, when the control signal CW = H level, the pMOS transistor 23 = OFF, the nMOS transistor 24 = ON, and the nMOS transistor 2
5 is diode-connected, and the Vss power supply line 15 of the row decoder 12 is set to Vth + α which is the threshold voltage of the nMOS transistor 25.
2 can set the voltage of the word lines WL 0 to WL 255 to a voltage of Vth + α, which ensures the pause operation.
【００２６】以上のように、この第１実施例によれば、
メモリセルに対する試験用データの書込み後、メモリセ
ルのＨレベル側のセルノードに蓄積されている電荷のフ
リップフロップ１の駆動トランジスタを介してのリーク
量を増加させることができるので、試験用データの書込
み後、試験用データを読み出すまでの期間を短縮するこ
とにより、試験時間を短縮し、試験コストの低減化を図
ることができる。As described above, according to this first embodiment,
After writing the test data to the memory cell, it is possible to increase the leak amount of the charge accumulated in the cell node on the H level side of the memory cell through the drive transistor of the flip-flop 1, so that the test data is written. After that, by shortening the period until the test data is read out, the test time can be shortened and the test cost can be reduced.
【００２７】第２実施例・・図４〜図６ 図４は本発明の第２実施例を説明するための回路図であ
り、ＳＲＡＭ中のメモリセルの１個を示している。Second Embodiment ... FIGS. 4 to 6 FIG. 4 is a circuit diagram for explaining a second embodiment of the present invention, and shows one of the memory cells in the SRAM.
【００２８】第２実施例では、まず、第１実施例の場合
と同様に、電源電圧Ｖcc＝５［Ｖ］、ワード線ＷＬ＝５
［Ｖ］、ビット線ＢＬ＝５−Ｖth［Ｖ］、ビット線／Ｂ
Ｌ＝１［Ｖ］にして、例えば、セルノード８＝Ｈレベ
ル、セルノード９＝Ｌレベルとなるように試験用データ
を書き込む。In the second embodiment, first, as in the case of the first embodiment, the power supply voltage Vcc = 5 [V] and the word line WL = 5.
[V], bit line BL = 5-Vth [V], bit line / B
With L = 1 [V], the test data is written so that the cell node 8 = H level and the cell node 9 = L level, for example.
【００２９】そして、ポーズ時、電源電圧Ｖccを５
［Ｖ］よりも低い電圧Ｖccp（例えば、０.５［Ｖ］）と
し、かつ、ワード線ＷＬ＝０［Ｖ］、ビット線ＢＬ＝０
［Ｖ］、ビット線／ＢＬ＝Ｖccp−Ｖth［Ｖ］に設定す
る。At the time of pause, the power supply voltage Vcc is set to 5
The voltage Vccp (for example, 0.5 [V]) lower than [V], the word line WL = 0 [V], and the bit line BL = 0.
[V], bit line / BL = Vccp-Vth [V].
【００３０】この場合、Ｈレベル側のセルノード８の電
圧＞ビット線ＢＬの電圧となり、ｎＭＯＳトランジスタ
６のみならず、ｎＭＯＳトランジスタ１０においても、
サブスレッショルド特性によるリークが発生するので、
セルノード８の電荷のリークをｎＭＯＳトランジスタ６
だけのリークの場合よりも加速することができる。In this case, the voltage of the cell node 8 on the H level side> the voltage of the bit line BL, and not only in the nMOS transistor 6 but also in the nMOS transistor 10.
Since leakage due to the subthreshold characteristic occurs,
The charge leakage of the cell node 8 is prevented from leaking to the nMOS transistor 6
Can only accelerate than in the case of a leak.
【００３１】そこで、所定時間経過後、電源電圧Ｖcc＝
５［Ｖ］とし、データを読出すことで、メモリセルのセ
ルノード８側のデータ保持性のチェックを行い、更に、
その後、セルノード８＝Ｌレベル、セルノード９＝Ｈレ
ベルにして、同様な手順を行うことで、セルノード９側
のデータ保持性のチェックを行うことができる。Therefore, after a predetermined time has elapsed, the power supply voltage Vcc =
The data retention is checked on the cell node 8 side of the memory cell by setting the voltage to 5 [V] and reading the data.
After that, the cell node 8 = L level and the cell node 9 = H level are set, and the same procedure is performed, whereby the data retention on the cell node 9 side can be checked.
【００３２】ここに、ビット線ＢＬを０［Ｖ］に設定す
る回路は、例えば、図５又は図６に示すように構成する
ことができる。図５において、２６は制御信号ＣＢが入
力される制御信号入力端子、２７はＶcc電源線、２８、
２９はｎＭＯＳトランジスタ、３０はインバータであ
る。Here, the circuit for setting the bit line BL to 0 [V] can be constructed as shown in FIG. 5 or FIG. 6, for example. In FIG. 5, 26 is a control signal input terminal to which the control signal CB is input, 27 is a Vcc power supply line, 28,
Reference numeral 29 is an nMOS transistor, and 30 is an inverter.
【００３３】また、図６において、３１は外部端子、３
２は制御信号ＣＢが入力される制御信号入力端子、３３
はＶcc電源線、３４、３５はｎＭＯＳトランジスタ、３
６はインバータであり、この例においては、外部端子３
１は接地される。Further, in FIG. 6, 31 is an external terminal, 3
2 is a control signal input terminal to which the control signal CB is input, 33
Is a Vcc power line, 34 and 35 are nMOS transistors, 3
Reference numeral 6 is an inverter, and in this example, the external terminal 3
1 is grounded.
【００３４】ここに、図５の回路においては、制御信号
ＣＢ＝Ｌレベルの場合、ｎＭＯＳトランジスタ２８＝Ｏ
Ｎ、ｎＭＯＳトランジスタ２９＝ＯＦＦで、ビット線Ｂ
ＬにはＶcc−Ｖthが供給され、これによって、通常動作
が確保される。Here, in the circuit of FIG. 5, when the control signal CB = L level, the nMOS transistor 28 = 0.
N, nMOS transistor 29 = OFF, bit line B
Vcc-Vth is supplied to L, which ensures normal operation.
【００３５】これに対して、制御信号ＣＢ＝Ｈレベルの
場合、ｎＭＯＳトランジスタ２８＝ＯＦＦ、ｎＭＯＳト
ランジスタ２９＝ＯＮで、ビット線ＢＬの電圧を接地電
圧０［Ｖ］に設定することができ、これによって、ポー
ズ動作が確保される。On the other hand, when the control signal CB = H level, the voltage of the bit line BL can be set to the ground voltage 0 [V] by the nMOS transistor 28 = OFF and the nMOS transistor 29 = ON. By this, the pause motion is secured.
【００３６】ここに、図６の回路では、制御信号ＣＢ＝
Ｌレベルの場合、ｎＭＯＳトランジスタ３４＝ＯＮ、ｎ
ＭＯＳトランジスタ３５＝ＯＦＦで、ビット線ＢＬには
Ｖcc−Ｖthが供給され、これによって、通常動作が確保
される。Here, in the circuit of FIG. 6, the control signal CB =
In case of L level, nMOS transistor 34 = ON, n
When the MOS transistor 35 is turned off, Vcc-Vth is supplied to the bit line BL, thereby ensuring normal operation.
【００３７】これに対して、制御信号ＣＢ＝Ｈレベルの
場合、ｎＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳト
ランジスタ３５＝ＯＮで、ビット線ＢＬの電圧を接地電
圧０［Ｖ］に設定することができ、これによって、ポー
ズ動作が確保される。On the other hand, when the control signal CB = H level, the voltage of the bit line BL can be set to the ground voltage 0 [V] by the nMOS transistor 34 = OFF and the nMOS transistor 35 = ON. By this, the pause motion is secured.
【００３８】以上のように、この第２実施例によれば、
メモリセルに対する試験用データの書込み後、メモリセ
ルのＨレベル側のセルノードに蓄積されている電荷のリ
ークをフリップフロップ１の駆動トランジスタのサブス
レッショルド・リーク及び転送ゲートをなすトランジス
タのサブスレッショルド・リークを使用して加速するこ
とができるので、試験用データの書込み後、この試験用
データを読み出すまでの期間を短縮することにより、試
験時間を短縮し、試験コストの低減化を図ることができ
る。As described above, according to the second embodiment,
After writing the test data to the memory cell, the leakage of the electric charge accumulated in the cell node on the H level side of the memory cell is reduced by the subthreshold leakage of the driving transistor of the flip-flop 1 and the subthreshold leakage of the transistor forming the transfer gate. Since it can be used and accelerated, the test time can be shortened and the test cost can be reduced by shortening the period from the writing of the test data to the reading of the test data.
【００３９】第３実施例・・図７ 図７は本発明の第３実施例を説明するための回路図であ
り、ＳＲＡＭ中のメモリセルの１個を示している。Third Embodiment FIG. 7 FIG. 7 is a circuit diagram for explaining a third embodiment of the present invention, showing one of the memory cells in the SRAM.
【００４０】第３実施例でも、まず、第１実施例の場合
と同様に、電源電圧Ｖcc＝５［Ｖ］、ワード線ＷＬ＝５
［Ｖ］、ビット線ＢＬ＝５−Ｖth［Ｖ］、ビット線／Ｂ
Ｌ＝１［Ｖ］にし、例えば、セルノード８＝Ｈレベル、
セルノード９＝Ｌレベルとなるように試験用データを書
き込む。Also in the third embodiment, first, similarly to the case of the first embodiment, the power supply voltage Vcc = 5 [V] and the word line WL = 5.
[V], bit line BL = 5-Vth [V], bit line / B
L = 1 [V], for example, cell node 8 = H level,
The test data is written so that the cell node 9 becomes L level.
【００４１】そして、ポーズ時、電源電圧Ｖccを５
［Ｖ］よりも低い電圧Ｖccp（例えば、０.５［Ｖ］）と
し、かつ、ワード線ＷＬ＝Ｖth＋α［Ｖ］、ビット線Ｂ
Ｌ＝０［Ｖ］、ビット線／ＢＬ＝Ｖccp−Ｖth［Ｖ］に
設定する。At the time of pause, the power supply voltage Vcc is set to 5
The voltage Vccp (for example, 0.5 [V]) lower than [V], the word line WL = Vth + α [V], and the bit line B
L = 0 [V] and bit line / BL = Vccp-Vth [V] are set.
【００４２】即ち、この第３実施例では、ポーズ時、ワ
ード線ＷＬの電位をＶth＋αで、かつ、セルノード８の
電圧＞ビット線ＢＬの電圧となるようにしているので、
第２実施例の場合よりもｎＭＯＳトランジスタ１０を介
してのリーク量を増加させることができる。That is, in the third embodiment, the potential of the word line WL is set to Vth + α and the voltage of the cell node 8> the voltage of the bit line BL during the pause,
The amount of leak through the nMOS transistor 10 can be increased more than in the case of the second embodiment.
【００４３】そこで、所定時間経過後、電源電圧Ｖcc＝
５［Ｖ］に戻して、データを読出すことで、メモリセル
のセルノード８側のデータ保持性のチェックを行い、更
に、その後、セルノード８＝Ｌレベル、セルノード９を
Ｈレベルにして、同様な手順を行うことで、セルノード
９側のデータ保持性のチェックを行うことができる。Therefore, after a lapse of a predetermined time, the power supply voltage Vcc =
By returning to 5 [V] and reading the data, the data retention of the memory cell on the side of the cell node 8 is checked, and then the cell node 8 = L level and the cell node 9 is set to the H level, and the same operation is performed. By performing the procedure, the data retention of the cell node 9 side can be checked.
【００４４】以上のように、この第３実施例によれば、
メモリセルに対する試験用データの書込み後、メモリセ
ルのＨレベル側のセルノードに蓄積されている電荷の転
送ゲートをなすトランジスタを介してのリーク量を第２
実施例の場合よりも増加させることができるので、試験
用データの書込み後、この試験用データを読み出すまで
の期間を第２実施例の場合よりも短縮することにより、
試験時間を短縮し、試験コストの低減化を図ることがで
きる。As described above, according to the third embodiment,
After the test data is written to the memory cell, the leakage amount of the charge accumulated in the cell node on the H level side of the memory cell via the transistor forming the transfer gate is set to the second value.
Since it can be increased compared to the case of the embodiment, by shortening the period from writing the test data to reading the test data as compared with the case of the second embodiment,
The test time can be shortened and the test cost can be reduced.
【００４５】第４実施例・・図８、図９ 図８は本発明の第４実施例を説明するための回路図であ
り、ＳＲＡＭ中のメモリセルの１個を示している。Fourth Embodiment FIG. 8 and FIG. 9 FIG. 8 is a circuit diagram for explaining the fourth embodiment of the present invention, showing one of the memory cells in the SRAM.
【００４６】第４実施例でも、まず、第１実施例の場合
と同様に、電源電圧Ｖcc＝５［Ｖ］、ワード線ＷＬ＝５
［Ｖ］、ビット線ＢＬ＝５−Ｖth［Ｖ］、ビット線／Ｂ
Ｌ＝１［Ｖ］にし、例えば、セルノード８＝Ｈレベル、
セルノード９＝Ｌレベルとなるように、試験用データを
書き込む。Also in the fourth embodiment, first, as in the case of the first embodiment, the power supply voltage Vcc = 5 [V] and the word line WL = 5.
[V], bit line BL = 5-Vth [V], bit line / B
L = 1 [V], for example, cell node 8 = H level,
The test data is written so that the cell node 9 becomes L level.
【００４７】そして、ポーズ時、電源電圧Ｖccを５
［Ｖ］よりも低い電圧Ｖccp（例えば、０.５［Ｖ］）と
し、かつ、ワード線ＷＬ＝Ｖth＋α［Ｖ］、ビット線Ｂ
Ｌ＝セルノード８の降下させるべき目標電圧値、例え
ば、ｎＭＯＳトランジスタ７のＯＮ状態を確保できる電
圧であるＶth［Ｖ］、ビット線／ＢＬ＝Ｖccp−Ｖth
［Ｖ］に設定する。At the time of pause, the power supply voltage Vcc is set to 5
The voltage Vccp (for example, 0.5 [V]) lower than [V], the word line WL = Vth + α [V], and the bit line B
L = target voltage value to be lowered of the cell node 8, for example, Vth [V] which is a voltage capable of ensuring the ON state of the nMOS transistor 7, bit line / BL = Vccp-Vth
Set to [V].
【００４８】即ち、この第４実施例でも、ポーズ時、ワ
ード線ＷＬの電位をＶth＋αで、かつ、セルノード８の
電圧＞ビット線ＢＬの電圧となるようにしているので、
第２実施例の場合よりもｎＭＯＳトランジスタ１０を介
してのリーク量を増加させることができる。That is, also in the fourth embodiment, the potential of the word line WL is set to Vth + α and the voltage of the cell node 8> the voltage of the bit line BL during the pause.
The amount of leak through the nMOS transistor 10 can be increased more than in the case of the second embodiment.
【００４９】また、この第４実施例では、セルノード８
の電圧は、ビット線ＢＬの電圧であるＶthよりも低くは
ならず、ｎＭＯＳトランジスタ７のＯＮ状態を確保する
ことができるため、ワード線ＷＬのレベルをＶth＋αに
保持したままで良い。In the fourth embodiment, the cell node 8
Does not become lower than Vth which is the voltage of the bit line BL, and the ON state of the nMOS transistor 7 can be secured. Therefore, the level of the word line WL may be kept at Vth + α.
【００５０】そこで、所定時間経過後、電源電圧Ｖcc＝
５［Ｖ］に戻して、データを読出すことで、メモリセル
のセルノード８側のデータ保持性のチェックを行い、更
に、その後、セルノード８＝Ｌレベル、セルノード９＝
Ｈレベルにして、同様な手順を行うことで、セルノード
９側のデータ保持性のチェックを行うことができる。Therefore, after a lapse of a predetermined time, the power supply voltage Vcc =
By returning the voltage to 5 [V] and reading the data, the data retention of the cell node 8 side of the memory cell is checked, and then the cell node 8 = L level and the cell node 9 =
It is possible to check the data retention on the cell node 9 side by setting it to the H level and performing the same procedure.
【００５１】なお、ビット線ＢＬをＶthに設定する回路
は、例えば、図９に示すように構成することができる。
図中、３７は制御信号ＣＢが入力される制御信号入力端
子、３８はＶcc電源線、３９〜４１はｎＭＯＳトランジ
スタ、４２はインバータであり、ｎＭＯＳトランジスタ
４１はダイオード接続されている。The circuit for setting the bit line BL to Vth can be constructed as shown in FIG. 9, for example.
In the figure, 37 is a control signal input terminal to which a control signal CB is input, 38 is a Vcc power supply line, 39 to 41 are nMOS transistors, 42 is an inverter, and the nMOS transistor 41 is diode-connected.
【００５２】この図９の回路においては、制御信号ＣＢ
＝Ｌレベルの場合、ｎＭＯＳトランジスタ３９＝ＯＮ、
ｎＭＯＳトランジスタ４０＝ＯＦＦとなり、ビット線Ｂ
ＬにはＶcc−Ｖthが供給され、通常動作が確保される。In the circuit of FIG. 9, the control signal CB
= L level, nMOS transistor 39 = ON,
The nMOS transistor 40 is turned off, and the bit line B
Vcc-Vth is supplied to L to ensure normal operation.
【００５３】これに対して、制御信号ＣＢ＝Ｈレベルの
場合、ｎＭＯＳトランジスタ３９＝ＯＦＦ、ｎＭＯＳト
ランジスタ４０＝ＯＮとなり、ビット線ＢＬは、Ｖthに
設定され、ポーズ動作が確保される。On the other hand, when the control signal CB = H level, the nMOS transistor 39 = OFF and the nMOS transistor 40 = ON, the bit line BL is set to Vth, and the pause operation is secured.
【００５４】このように、この第４実施例によれば、メ
モリセルに対する試験用データの書込み後、メモリセル
のＨレベル側のセルノードに蓄積されている電荷の転送
ゲートをなすトランジスタを介してのリーク量を第２実
施例の場合よりも増加させることで行うことができるの
で、試験用データの書込み後、この試験用データを読み
出すまでの期間を第２実施例の場合よりも短縮すること
により、試験時間を短縮し、試験コストの低減化を図る
ことができる。As described above, according to the fourth embodiment, after the test data is written to the memory cell, the charge accumulated in the cell node on the H level side of the memory cell is transferred via the transistor forming the transfer gate. Since it can be performed by increasing the leak amount as compared with the case of the second embodiment, by shortening the period from writing the test data to reading the test data as compared with the case of the second embodiment. The test time can be shortened and the test cost can be reduced.
【００５５】また、この第４実施例によれば、ビット線
の電圧によって、Ｈレベル側のセルノードの電圧を目標
電圧値に下降させることができるので、ワード線ＷＬを
Ｖth＋α［Ｖ］に保持することができ、その分、制御を
容易に行うことができる。Further, according to the fourth embodiment, the voltage of the cell node on the H level side can be lowered to the target voltage value by the voltage of the bit line, so that the word line WL is held at Vth + α [V]. Therefore, the control can be easily performed correspondingly.
【００５６】なお、上述の第１実施例〜第４実施例にお
いては、高抵抗負荷型のフリップフロップからなるメモ
リセルを設けてなるＳＲＡＭを例にして説明したが、そ
の他、本発明は、薄膜トランジスタ型のメモリセルや、
ＣＭＯＳ型のフリップフロップ等、ＳＲＡＭ一般に適用
することができるものである。In the above-described first to fourth embodiments, the SRAM provided with the memory cell composed of the high resistance load type flip-flop has been described as an example, but the present invention is not limited thereto. Type memory cells,
It can be generally applied to SRAM such as a CMOS type flip-flop.
【００５７】[0057]
【発明の効果】本発明によれば、メモリセルに対する試
験用データの書込み後、メモリセルのＨレベル側のセル
ノードに蓄積されている電荷のリークを強制的に加速す
るとしているので、試験用データの書込み後、この試験
用データを読み出すまでの期間を短縮することにより、
試験時間を短縮し、試験コストの低減化を図ることがで
きる。According to the present invention, after writing the test data to the memory cell, the leak of the charge accumulated in the cell node on the H level side of the memory cell is forcibly accelerated. By shortening the period until writing this test data after writing
The test time can be shortened and the test cost can be reduced.
【図１】本発明の第１実施例を説明するための回路図で
ある。FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention.
【図２】本発明の第１実施例の実施に必要な試験用回路
の一例を示す回路図である。FIG. 2 is a circuit diagram showing an example of a test circuit necessary for implementing the first embodiment of the present invention.
【図３】本発明の第１実施例の実施に必要な試験用回路
の他の例を示す回路図である。FIG. 3 is a circuit diagram showing another example of a test circuit necessary for implementing the first embodiment of the present invention.
【図４】本発明の第２実施例を説明するための回路図で
ある。FIG. 4 is a circuit diagram for explaining a second embodiment of the present invention.
【図５】本発明の第２実施例の実施に必要な試験用回路
の一例を示す回路図である。FIG. 5 is a circuit diagram showing an example of a test circuit necessary for implementing the second embodiment of the present invention.
【図６】本発明の第２実施例の実施に必要な試験用回路
の他の例を示す回路図である。FIG. 6 is a circuit diagram showing another example of a test circuit necessary for implementing the second embodiment of the present invention.
【図７】本発明の第３実施例を説明するための回路図で
ある。FIG. 7 is a circuit diagram for explaining a third embodiment of the present invention.
【図８】本発明の第４実施例を説明するための回路図で
ある。FIG. 8 is a circuit diagram for explaining a fourth embodiment of the present invention.
【図９】本発明の第４実施例の実施に必要な試験用回路
の一例を示す回路図である。FIG. 9 is a circuit diagram showing an example of a test circuit necessary for implementing a fourth embodiment of the present invention.
１ 高抵抗負荷型のフリップフロップ 1 High resistance load type flip-flop
Claims (5)
後、前記メモリセルの高レベル側のセルノードに蓄積さ
れている電荷のリークを強制的に加速してポーズ試験を
行うことを特徴とするＳＲＡＭのポーズ試験方法。1. A SRAM characterized in that after writing test data to a memory cell, a pause test is carried out by forcibly accelerating leakage of charges accumulated in a cell node on the high level side of the memory cell. Pause test method.
に蓄積されている電荷のリークの強制的な加速は、高電
圧側の電源電圧を所定の電圧値に降下させ、前記高レベ
ル側のセルノードに対応するビット線及び低レベル側の
セルノードに対応するビット線の電圧を前記所定の電圧
値よりもｎＭＯＳトランジスタのスレッショルド電圧分
だけ低い電圧値に設定すると共に、ワード線の電圧を転
送ゲートをなすトランジスタのスレッショルド電圧以上
の電圧値に設定することにより行われることを特徴とす
る請求項１記載のＳＲＡＭのポーズ試験方法。2. The forced acceleration of leakage of charges accumulated in the cell node on the high level side of the memory cell causes the power supply voltage on the high voltage side to drop to a predetermined voltage value, and the cell node on the high level side. And the voltage of the bit line corresponding to the low-level side cell node is set to a voltage value lower than the predetermined voltage value by the threshold voltage of the nMOS transistor, and the voltage of the word line serves as a transfer gate. 2. The pause test method for an SRAM according to claim 1, wherein the pause test method is performed by setting a voltage value equal to or higher than a threshold voltage of the transistor.
に蓄積されている電荷のリークの強制的な加速は、高電
圧側の電源電圧を所定の電圧値に降下させ、かつ、ワー
ド線の電圧及び前記高レベル側のセルノードに対応する
ビット線の電圧を前記低電圧側の電源電圧に設定するこ
とにより行われることを特徴とする請求項１記載のＳＲ
ＡＭのポーズ試験方法。3. The forced acceleration of leakage of charges accumulated in the cell node on the high level side of the memory cell causes the power supply voltage on the high voltage side to drop to a predetermined voltage value and the voltage of the word line. 2. The SR according to claim 1, further comprising setting the voltage of the bit line corresponding to the cell node on the high level side to the power supply voltage on the low voltage side.
AM pose test method.
に蓄積されている電荷のリークの強制的な加速は、高電
圧側の電源電圧を所定の電圧値に降下させ、かつ、ワー
ド線の電圧を転送ゲートをなすトランジスタのスレッシ
ョルド電圧以上の電圧値に設定すると共に、前記高レベ
ル側のセルノードに対応するビット線の電圧を前記低電
圧側の電源電圧に設定することにより行われることを特
徴とする請求項１記載のＳＲＡＭのポーズ試験方法。4. The forced acceleration of the leakage of charges accumulated in the cell node on the high level side of the memory cell causes the power supply voltage on the high voltage side to drop to a predetermined voltage value and the voltage of the word line. Is set to a voltage value equal to or higher than the threshold voltage of the transistor forming the transfer gate, and the voltage of the bit line corresponding to the cell node on the high level side is set to the power supply voltage on the low voltage side. The method of testing the pose of the SRAM according to claim 1.
に蓄積されている電荷のリークの強制的な加速は、高電
圧側の電源電圧を所定の電圧値に降下させ、かつ、ワー
ド線の電圧を転送ゲートをなすトランジスタのスレッシ
ョルド電圧以上の電圧値に設定すると共に、前記高レベ
ル側のセルノードに対応するビット線の電圧を前記高レ
ベル側のセルノードの降下させるべき目標電圧値に設定
することにより行われることを特徴とする請求項１記載
のＳＲＡＭのポーズ試験方法。5. The forced acceleration of the leakage of charges accumulated in the cell node on the high level side of the memory cell causes the power supply voltage on the high voltage side to drop to a predetermined voltage value and the voltage of the word line. Is set to a voltage value equal to or higher than the threshold voltage of the transistor forming the transfer gate, and the voltage of the bit line corresponding to the cell node on the high level side is set to the target voltage value to be dropped on the cell node on the high level side. The method according to claim 1, wherein the pause test method is performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058707A JPH05258596A (en) | 1992-03-17 | 1992-03-17 | Pose test method of sram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058707A JPH05258596A (en) | 1992-03-17 | 1992-03-17 | Pose test method of sram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258596A true JPH05258596A (en) | 1993-10-08 |
Family
ID=13091977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058707A Withdrawn JPH05258596A (en) | 1992-03-17 | 1992-03-17 | Pose test method of sram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258596A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306198A (en) * | 1995-04-28 | 1996-11-22 | Nec Corp | Semiconductor memory |
-
1992
- 1992-03-17 JP JP4058707A patent/JPH05258596A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306198A (en) * | 1995-04-28 | 1996-11-22 | Nec Corp | Semiconductor memory |
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