JPH05258571A - Static ram - Google Patents
Static ramInfo
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- JPH05258571A JPH05258571A JP4058411A JP5841192A JPH05258571A JP H05258571 A JPH05258571 A JP H05258571A JP 4058411 A JP4058411 A JP 4058411A JP 5841192 A JP5841192 A JP 5841192A JP H05258571 A JPH05258571 A JP H05258571A
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- bit
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- Static Random-Access Memory (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、スタチックRAM(S
tatic Random AccessMemor
y)に関し、より詳しくは一対のビット線間それぞれに
接続されるイコライズ用のトランジスタが小さくて済む
スタチックRAMに関する。BACKGROUND OF THE INVENTION The present invention relates to a static RAM (S
static Random AccessMemor
With regard to y), more specifically, it relates to a static RAM that requires a small equalizing transistor connected between each pair of bit lines.
【0002】[0002]
【従来の技術】図3はこの種のスタチックRAMにおけ
るアドレス信号の流れを示す。図4は従来のスタチック
RAMのメモリセル部を示している。以下にスタチック
RAMの概略構成と、ビット線間をプリチャージする迄
の動作について説明する。2. Description of the Related Art FIG. 3 shows the flow of address signals in a static RAM of this type. FIG. 4 shows a memory cell portion of a conventional static RAM. The schematic structure of the static RAM and the operation up to precharging the bit lines will be described below.
【0003】アドレスバッファ1A、1B…にはカラム
(行)アドレス信号AC1、AC2…が入力される。次
いで、これらのカラムアドレス信号AC1、AC2…は
プリデコーダ3によりデコードされ、該カラムアドレス
信号AC1、AC2…に対応したカラム選択信号が生成
される。同様に、アドレスバッファ2A、2B…にはコ
ラム(列)アドレス信号AR1、AR2…が入力され、
プリデコーダ4によりデコードされてロウ選択信号が生
成される。以上のカラム選択信号およびロウ選択信号に
より、メモリセルの選択が行われる。Column address signals AC1, AC2, ... Are input to the address buffers 1A, 1B. Next, these column address signals AC1, AC2 ... Are decoded by the predecoder 3 and column selection signals corresponding to the column address signals AC1, AC2. Similarly, column address signals AR1, AR2, ... Are input to the address buffers 2A, 2B.
A row selection signal is generated by being decoded by the predecoder 4. A memory cell is selected by the above column selection signal and row selection signal.
【0004】図4に示すように、メモリセルM1、…M
nはビット線bit、ビット線バーbit間に接続され
ている。また、ビット線bit、ビット線バーbit間
にはイコライズ用のトランジスタQ1が接続されてい
る。図4はメモリセル部の内の1カラム分を示してお
り、他のカラムも同様にして構成されている。すなわ
ち、他のビット線bit、ビット線バーbit間にも同
様のトランジスタQ1およびメモリセルM1、Mn…が
接続されている。As shown in FIG. 4, memory cells M1, ... M
n is connected between the bit line bit and the bit line bar bit. An equalizing transistor Q1 is connected between the bit line bit and the bit line bar bit. FIG. 4 shows one column of the memory cell portion, and the other columns are similarly constructed. That is, the similar transistor Q1 and memory cells M1, Mn, ... Are connected between the other bit lines and bit line bars.
【0005】更に、各メモリセルM1、…Mnにはワー
ド線WL1、…WLnが接続されている。また、複数の
ビット線bitそれぞれには共通ラインcomが接続さ
れている。同様に、複数のビット線バーbitそれぞれ
には共通ラインバーcomが接続されている。共通ライ
ンcomおよび共通ラインバーcomには、メモリセル
M1、…Mnに記憶されたデータを読み出し、かつデー
タ線DLから与えられるデータをメモリセルM1、…M
nに書き込む読み出し・書き込み手段として機能するセ
ンスアンプ・書き込み回路9が接続されている。更に、
ビット線bit、ビット線バーbitには、トランスフ
ァーゲート用のトランジスタQ2、Q3がそれぞれ接続
されている。Further, word lines WL1, ... WLn are connected to the memory cells M1 ,. A common line com is connected to each of the plurality of bit lines bit. Similarly, a common line bar com is connected to each of the plurality of bit line bars bit. The data stored in the memory cells M1, ... Mn is read to the common line com and the common line bar com, and the data given from the data line DL is read to the memory cells M1 ,.
A sense amplifier / write circuit 9 that functions as a read / write unit for writing data in n is connected. Furthermore,
Transistors Q2 and Q3 for transfer gates are connected to the bit line bit and the bit line bar bit, respectively.
【0006】ここで、再び図3について説明すると、上
記カラム選択信号はカラムデコーダ5に入力される。ま
た、カラムデコーダ5にはATD信号7が入力される。
このATD信号7は、アドレス信号等の変化を感知する
ATD回路6より生成される。ATD信号7が入力され
ると、カラムデコード5は、トランジスタQ2、Q3に
与えられるカラム選択信号Yを”H”レベル(=ハイレ
ベル)に設定する。ATD信号7は、またイコライズ回
路8に与えられ、これによりイコライズ回路8からトラ
ンジスタQ1にイコライズ信号EQが与えられる。Referring again to FIG. 3, the column selection signal is input to the column decoder 5. Further, the ATD signal 7 is input to the column decoder 5.
The ATD signal 7 is generated by the ATD circuit 6 which detects a change in the address signal or the like. When the ATD signal 7 is input, the column decode 5 sets the column selection signal Y supplied to the transistors Q2 and Q3 to "H" level (= high level). The ATD signal 7 is also applied to the equalizing circuit 8, which causes the equalizing circuit 8 to apply the equalizing signal EQ to the transistor Q1.
【0007】トランジスタQ2、Q3に”H”レベルの
カラム選択信号Yが与えられると、ビット線bitと共
通ラインcomおよびビット線バーbitと共通ライン
バーcomがそれぞれ接続される。更に、ATD信号7
により生成されるイコライズ信号EQがトランジスタQ
1に与えられると、トランジスタQ1がビット線bit
とビット線バーbitとを等電位までプリチャージす
る。When the "H" level column selection signal Y is applied to the transistors Q2 and Q3, the bit line bit is connected to the common line com and the bit line bar bit is connected to the common line bar com. In addition, ATD signal 7
The equalizing signal EQ generated by
When set to 1, the transistor Q1 turns the bit line bit
And the bit line bar bit are precharged to the same potential.
【0008】[0008]
【発明が解決しようとする課題】ところで、上記従来の
スタチックRAMによれば以下に示す欠点がある。The conventional static RAM described above has the following drawbacks.
【0009】この種のスタチックRAMの分野におけ
る最近の技術傾向として、LSIの微細加工技術の進歩
によりビット線bit、ビット線バーbit間の配設ピ
ッチが縮小化されるようになって来ている。このため、
上記従来例によれば、ビット線bit、ビット線バーb
it間それぞれに1個ずつのイコライズ用のトランジス
タQ1を配置するのが困難になる。As a recent technical trend in the field of this type of static RAM, the arrangement pitch between the bit lines and the bit line bar bits has come to be reduced by the progress of the fine processing technology of LSI. .. For this reason,
According to the above conventional example, the bit line bit and the bit line bar b
It becomes difficult to dispose one equalizing transistor Q1 for each it.
【0010】その反面、スタチックRAMの大容量化
を図るために、最近では、ビット線bit、ビット線バ
ーbitの長さは長くなる傾向にあり、これに対処する
ためにはより大きなサイズのイコライズ用のトランジス
タQ1が必要になる。しかるに、上記した理由により現
状のスタチックRAMでは、トランジスタQ1の配置技
術上の制約により、より大きなサイズのトランジスタQ
1を用いて大容量化に対処するには限界がある。また、
そのようにすると、チップ面積が大きくなるという新た
な欠点もある。On the other hand, recently, in order to increase the capacity of the static RAM, the bit line bit and the bit line bar bit tend to be long, and in order to cope with this, a larger size equalizer is used. Transistor Q1 for use is required. However, due to the above-mentioned reason, in the current static RAM, the transistor Q1 having a larger size is limited due to the restriction on the arrangement technology of the transistor Q1.
There is a limit in dealing with the increase in capacity by using 1. Also,
If so, there is a new drawback that the chip area becomes large.
【0011】本発明はこのような従来技術の問題点を解
決するものであり、ビット線間に接続されるイコライズ
用のトランジスタを小さくでき、結果的にチップ面積を
大幅に低減でき、大容量化を図る上で有利になるスタチ
ックRAMを提供することを目的とする。The present invention solves the above-mentioned problems of the prior art, and the transistor for equalizing connected between bit lines can be made small, and as a result, the chip area can be greatly reduced and the capacity can be increased. It is an object of the present invention to provide a static RAM which is advantageous in achieving the above.
【0012】[0012]
【課題を解決するための手段】本発明のスタチックRA
Mは、一対のビット線間に接続される第1のイコライズ
用トランジスタを有し、アドレス信号等の変化を感知し
て発生するATD信号により生成されるイコライズ信号
に従い該第1のイコライズ用トランジスタを動作させて
該一対のビット線を等電位までプリチャージするスタチ
ックRAMにおいて、複数対のビット線とセンスアンプ
とを接続する一対の共通ライン間に第2のイコライズ用
トランジスタを接続し、該ATD信号によりカラム選択
信号を制御し、且つ該第2のイコライズ用トランジスタ
にイコライズ信号を与え、該共通ラインを通して該一対
のビット線をイコライズする構成をとり、そのことによ
り上記目的が達成される。Static RA of the present invention
M has a first equalizing transistor connected between a pair of bit lines, and operates the first equalizing transistor according to an equalizing signal generated by an ATD signal generated by sensing a change in an address signal or the like. In a static RAM which is operated to precharge the pair of bit lines to an equal potential, a second equalizing transistor is connected between a pair of common lines connecting a plurality of pairs of bit lines and a sense amplifier, and the ATD signal is supplied. The column selection signal is controlled by the above, and the equalizing signal is applied to the second equalizing transistor to equalize the pair of bit lines through the common line, thereby achieving the above object.
【0013】[0013]
【作用】上記の構成によれば、まず、ビット線とセンス
アンプとを接続する一対の共通ライン間に接続される第
2のイコライズ用トランジスタにより共通ラインがイコ
ライズされる。続いて、この状態からカラム選択信号を
制御し、ビット線と共通ラインとを切り離す。そして、
これと同時に、第1のイコライズ用トランジスタを動作
させれば、一対のビット線がイコライズされる。According to the above structure, first, the common line is equalized by the second equalizing transistor connected between the pair of common lines connecting the bit line and the sense amplifier. Then, the column selection signal is controlled from this state to disconnect the bit line and the common line. And
At the same time, by operating the first equalizing transistor, the pair of bit lines are equalized.
【0014】ここで、第1のイコライズ用トランジスタ
のイコライズ動作は、第2のイコライズ用トランジスタ
によってイコライズされた電位を維持するだけの動作で
あればよい。このことは、第1のイコライズ用トランジ
スタがこのような機能のみを具備すればよいことを意味
する。従って、上記の構成によれば、ビット線間に接続
される第1のイコライズ用トランジスタは必要最小限の
サイズで済むことになる。Here, the equalizing operation of the first equalizing transistor may be any operation that only maintains the potential equalized by the second equalizing transistor. This means that the first equalizing transistor only needs to have such a function. Therefore, according to the above configuration, the size of the first equalizing transistor connected between the bit lines can be minimized.
【0015】[0015]
【実施例】以下に本発明の実施例を説明する。EXAMPLES Examples of the present invention will be described below.
【0016】図1は本発明スタチックRAMのメモリセ
ル部を示す。なお、このメモリセル部に与えられる信号
の信号処理系については図3に示すものと略同様である
ので、以下に重複する部分については上記の記載内容を
借用して説明する。FIG. 1 shows a memory cell portion of the static RAM of the present invention. Since the signal processing system for the signal applied to the memory cell portion is substantially the same as that shown in FIG. 3, the following description will be borrowed for the overlapping portions.
【0017】まず、メモリセル部の構成について説明す
る。図1はメモリセル部の1カラム分を示しており、一
対のビット線bit、ビット線バーbit間には複数の
メモリセルM1、M2…が行方向に接続されている。各
メモリセルM1、M2…には、それぞれワード線WL
1、WL2…が接続されている。また、ビット線bi
t、ビット線バーbitの一端側に位置する部分にはイ
コライズ用のトランジスタQ1が接続されている。この
トランジスタQ1はNチャンネルのMOSトランジスタ
でり、図3に示すイコライズ回路8から与えられるイコ
ライズ信号EQにより、ビット線bitおよびビット線
バーbitをイコライズする。First, the structure of the memory cell portion will be described. FIG. 1 shows one column of the memory cell portion, and a plurality of memory cells M1, M2 ... Are connected in the row direction between a pair of bit line bits and bit line bar bits. Each memory cell M1, M2 ... Has a word line WL.
1, WL2 ... Are connected. Also, the bit line bi
The transistor Q1 for equalization is connected to a portion located at one end of the bit line bar bit t. The transistor Q1 is an N-channel MOS transistor and equalizes the bit line bit and the bit line bar bit by the equalize signal EQ provided from the equalize circuit 8 shown in FIG.
【0018】一方、ビット線bit、ビット線バーbi
tの他端側には、共通ラインcom、共通ラインバーc
omがそれぞれ接続されている。すなわち、ビット線b
itと共通ラインcomが接続され、ビット線バーbi
tと共通ラインバーcomとが接続されている。共通ラ
インcomおよび共通ラインバーcomには、メモリセ
ルM1、M2…に記憶されたデータを読み出し、かつデ
ータ線DLから与えられるデータをメモリセルM1、M
2…に書き込むセンスアンプ・書き込み回路9が接続さ
れている。On the other hand, bit line bit and bit line bar bi
On the other end side of t, a common line com and a common line bar c
om are connected to each other. That is, the bit line b
It and the common line com are connected, and the bit line bar bi
t and the common line bar com are connected. The data stored in the memory cells M1, M2, ... Is read to the common line com and the common line bar com, and the data provided from the data line DL is read to the memory cells M1, M2.
2 is connected to a sense amplifier / writing circuit 9.
【0019】更に、ビット線bit、ビット線バーbi
tの共通ラインcom、共通ラインバーcomとの接続
部の近傍には、トランスファーゲート用のトランジスタ
Q2、Q3が接続されている。このトランジスタQ2、
Q3もNチャンネルMOSトランジスタであり、図3に
示すカラムデコーダ5から与えられるカラム選択信号Y
により、ビット線bitと共通ラインcomおよびビッ
ト線バーbitと共通ラインバーcomをそれぞれ接
続、接続解除する。なお、図面には現れていないが、他
のカラムも同様にして構成されている。Furthermore, the bit line bit and the bit line bar bi
Transistor transistors Q2 and Q3 are connected in the vicinity of the connection between the common line com of t and the common line bar com. This transistor Q2,
Q3 is also an N-channel MOS transistor, and the column selection signal Y supplied from the column decoder 5 shown in FIG.
This connects and disconnects the bit line bit and the common line com, and the bit line bar bit and the common line bar com, respectively. Although not shown in the drawing, other columns have the same structure.
【0020】上記構成に加えて、共通ラインcom、共
通ラインバーcom間には、NチャンネルMOSトラン
ジスタからなるトランジスタQ4が接続されている。こ
のトランジスタQ4は、イコライズ回路8から与えれる
イコライズ信号EQ1により共通ラインcom、共通ラ
インバーcomをイコライズする。In addition to the above structure, a transistor Q4 composed of an N-channel MOS transistor is connected between the common line com and the common line bar com. The transistor Q4 equalizes the common line com and the common line bar com by the equalize signal EQ1 provided from the equalize circuit 8.
【0021】次に、図2を参照しつつ本発明スタチック
RAMにおけるビット線bit、ビット線バーbitの
イコライズ動作を説明する。Next, the equalizing operation of the bit line bit and the bit line bar bit in the static RAM of the present invention will be described with reference to FIG.
【0022】図2(f)に示すタイミングでカラムアド
レス信号AC1、AC2…、ロウアドレス信号AR1、
AR2…がアドレスバッファ1A、1B…、2A、2B
…にそれぞれ入力されると、これを監視するATD回路
6がアドレス信号の変化に対応したATD信号7を生成
し、該ATD信号7をカラムデコード5およびイコライ
ズ回路8に与える。The column address signals AC1, AC2, ..., The row address signal AR1, at the timing shown in FIG.
AR2 ... Address buffers 1A, 1B ... 2A, 2B
., The ATD circuit 6 that monitors them generates an ATD signal 7 corresponding to a change in the address signal, and supplies the ATD signal 7 to the column decode 5 and the equalize circuit 8.
【0023】そして、このATD信号7(図2(e)参
照)により、図2(a)に示すように、まずワード線W
Lが”H”レベルから”L”レベル(=ローレベル)に
立ち下がり、該ワード線WLが閉じられる。続いて、図
2(d)に示すように、イコライズ回路8からトランジ
スタQ4に与えられるイコライズ信号EQ1が”L”レ
ベルから”H”レベルに立ち上げられ、これにより共通
ラインcom、共通ラインバーcomがイコライズされ
る。Then, by the ATD signal 7 (see FIG. 2 (e)), as shown in FIG. 2 (a), the word line W is first formed.
L falls from "H" level to "L" level (= low level), and the word line WL is closed. Then, as shown in FIG. 2D, the equalizing signal EQ1 applied from the equalizing circuit 8 to the transistor Q4 is raised from the "L" level to the "H" level, whereby the common line com and the common line bar com. Is equalized.
【0024】続いて、図2(b)に示すように、ATD
信号7により制御されるカラム選択信号Yが”H”レベ
ルから”L”レベルに立ち下げられ、これによりビット
線bit、ビット線バーbitと、共通ラインcom、
共通ラインバーcomとが切り離される。そして、これ
と同時に、図2(c)に示すように、イコライズ回路8
からトランジスタQ1に与えられるイコライズ信号EQ
が”L”レベルから”H”レベルに立ち上げられ、これ
によりビット線bit、ビット線バーbitがイコライ
ズされ、プリチャージが行われる。Then, as shown in FIG. 2B, the ATD
The column selection signal Y controlled by the signal 7 is lowered from the “H” level to the “L” level, whereby the bit line bit, the bit line bar bit, the common line com,
The common line bar com is separated. At the same time, as shown in FIG. 2C, the equalizer circuit 8
Equalize signal EQ given to transistor Q1 from
Is raised from the "L" level to the "H" level, whereby the bit line bit and the bit line bar bit are equalized and precharge is performed.
【0025】このようにして、ビット線bit、ビット
線バーbitのプリチャージが行われた後に、メモリセ
ルM1、M2…に対するデータの読み出し・書き込みが
行われる。In this way, after the bit line bit and the bit line bar bit are precharged, the data reading / writing is performed with respect to the memory cells M1, M2, ....
【0026】上記構成において、トランジスタQ4につ
いては、共通ラインcom、共通ラインバーcomに共
通して接続される複数のビット線bit、ビット線バー
bitに対して1個配置するだけでよい。従って、各ビ
ット線bit、ビット線バーbitに対して1個ずつ設
ける必要があるトランジスタQ1に対してスペース的に
余裕があり、チップ面積を大きくすることなくメモリセ
ルの大容量化に対処することができる。In the above structure, the transistor Q4 need only be arranged for the common line com, the plurality of bit lines commonly connected to the common line bar com, and one for the bit line bar bit. Therefore, there is a space for the transistor Q1 that needs to be provided for each bit line bit and bit line bar bit, and it is possible to cope with the increase in the capacity of the memory cell without increasing the chip area. You can
【0027】また、ATD信号7により上記の動作タイ
ミングを確実に制御すれば、トランジスタQ4によるビ
ット線bit、ビット線バーbitのイコライズ動作を
確実に行うことができる。この結果、トランジスタQ1
は、イコライズされた電位を維持するだけの機能を有す
れば足りる。従って、トランジスタQ1のサイズは、必
要最小限のサイズで済む。Further, if the above operation timing is surely controlled by the ATD signal 7, the equalizing operation of the bit line bit and the bit line bar bit by the transistor Q4 can be surely performed. As a result, the transistor Q1
Need only have the function of maintaining the equalized potential. Therefore, the size of the transistor Q1 can be the minimum necessary size.
【0028】それ故、本発明によれば、ビット線bi
t、ビット線バーbit間のピッチが狭められ、かつ大
容量化が要求される最近の技術傾向に充分に対処するこ
とが可能になる。Therefore, according to the invention, the bit line bi
The pitch between t and the bit line bar bit can be narrowed, and it is possible to sufficiently cope with the recent technical tendency that requires a large capacity.
【0029】[0029]
【発明の効果】以上の本発明スタチックRAMは、ビッ
ト線とセンスアンプとを接続する一対の共通ライン間に
第2のイコライズ用トランジスタを接続し、ATD信号
によりカラム選択信号を制御し、かつ第2のイコライズ
用トランジスタにイコライズ信号を与え、共通ラインを
介してビット線をイコライズする構成をとるので、第2
のイコライズ用トランジスタにより一対のビット線を確
実にイコライズすることができる。According to the above-described static RAM of the present invention, a second equalizing transistor is connected between a pair of common lines connecting a bit line and a sense amplifier, a column selection signal is controlled by an ATD signal, and The equalizing signal is applied to the second equalizing transistor to equalize the bit line through the common line.
The pair of bit lines can be surely equalized by the equalizing transistor.
【0030】この結果、各ビット線間にそれぞれ接続さ
れる第1のイコライズ用トランジスタは第2のイコライ
ズ用トランジスタによってイコライズされた電位を維持
するだけの機能を具備すればよい。従って、そのサイズ
は必要最小限のサイズで済む。それ故、本発明スタチッ
クRAMによれば、ビット線間ごとに接続される複数の
イコライズ用トランジスタのサイズを低減できるので、
全体のチップ面積を従来例に比べて格段に低減すること
ができる。従って、大容量化に大いに寄与することがで
きる利点がある。As a result, the first equalizing transistor connected between the bit lines need only have the function of maintaining the potential equalized by the second equalizing transistor. Therefore, the size can be the minimum required size. Therefore, according to the static RAM of the present invention, the size of a plurality of equalizing transistors connected for each bit line can be reduced.
The entire chip area can be significantly reduced as compared with the conventional example. Therefore, there is an advantage that it can greatly contribute to an increase in capacity.
【図1】本発明スタチックRAMのメモリセル部を示す
回路図。FIG. 1 is a circuit diagram showing a memory cell portion of a static RAM of the present invention.
【図2】本発明スタチックRAMの動作を示すタイミン
グチャート。FIG. 2 is a timing chart showing the operation of the static RAM of the present invention.
【図3】スタチックRAMにおけるアドレス信号の流れ
を示す回路図。FIG. 3 is a circuit diagram showing a flow of address signals in a static RAM.
【図4】従来のスタチックRAMのメモリセル部を示す
回路図。FIG. 4 is a circuit diagram showing a memory cell portion of a conventional static RAM.
1A、1B カラムアドレスバッファ 2A、2B ロウアドレスバッファ 3、4 プリデコーダ 5 カラムデコーダ 6 ATD回路 7 ATD信号 8 イコライズ回路 9 センスアンプ・書き込み回路 bit、バーbit ビット線 EQ、EQ1 イコライズ信号 M1、M2 メモリセル Q1 ビット線間に接続されるイコライズ用のトランジ
スタ Q2、Q3 トランスファーゲート用のトランジスタ Q4 共通ライン間に接続されるイコライズ用のトラン
ジスタ com、バーcom 共通ライン Y カラム選択信号 WL1、WL2 ワード線1A, 1B Column address buffer 2A, 2B Row address buffer 3, 4 Predecoder 5 Column decoder 6 ATD circuit 7 ATD signal 8 Equalize circuit 9 Sense amplifier / write circuit bit, Bar bit line EQ, EQ1 Equalize signal M1, M2 memory Cell Q1 Equalizing transistor Q2, Q3 connected between bit lines Transistor transistor Q4 Equalizing transistor connected between common lines com, bar com Common line Y Column selection signal WL1, WL2 Word line
Claims (1)
ライズ用トランジスタを有し、アドレス信号等の変化を
感知して発生するATD信号により生成されるイコライ
ズ信号に従い該第1のイコライズ用トランジスタを動作
させて該一対のビット線を等電位までプリチャージする
スタチックRAMにおいて、 複数対のビット線とセンスアンプとを接続する一対の共
通ライン間に第2のイコライズ用トランジスタを接続
し、該ATD信号によりカラム選択信号を制御し、且つ
該第2のイコライズ用トランジスタにイコライズ信号を
与え、該共通ラインを通して該一対のビット線をイコラ
イズするスタチックRAM。1. A first equalizing transistor having a first equalizing transistor connected between a pair of bit lines, the first equalizing transistor according to an equalizing signal generated by an ATD signal generated by sensing a change in an address signal or the like. In a static RAM in which a transistor is operated to precharge the pair of bit lines to an equal potential, a second equalizing transistor is connected between a pair of common lines connecting a plurality of pairs of bit lines and a sense amplifier, A static RAM in which a column selection signal is controlled by an ATD signal, an equalizing signal is given to the second equalizing transistor, and the pair of bit lines are equalized through the common line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4058411A JPH05258571A (en) | 1992-03-16 | 1992-03-16 | Static ram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4058411A JPH05258571A (en) | 1992-03-16 | 1992-03-16 | Static ram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05258571A true JPH05258571A (en) | 1993-10-08 |
Family
ID=13083634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4058411A Withdrawn JPH05258571A (en) | 1992-03-16 | 1992-03-16 | Static ram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05258571A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1118120C (en) * | 1997-09-17 | 2003-08-13 | 日本酸素株式会社 | Semiconductor laser |
-
1992
- 1992-03-16 JP JP4058411A patent/JPH05258571A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN1118120C (en) * | 1997-09-17 | 2003-08-13 | 日本酸素株式会社 | Semiconductor laser |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |