JPH0525704U - Solenoid drive circuit - Google Patents

Solenoid drive circuit

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JPH0525704U
JPH0525704U JP7317891U JP7317891U JPH0525704U JP H0525704 U JPH0525704 U JP H0525704U JP 7317891 U JP7317891 U JP 7317891U JP 7317891 U JP7317891 U JP 7317891U JP H0525704 U JPH0525704 U JP H0525704U
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Japan
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solenoid
pulse
duty ratio
input
normal type
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誠 村上
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Nidec Sankyo Corp
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Nidec Sankyo Corp
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Abstract

(57)【要約】 【目的】この考案は、使用トランジスタの数を1個に減
らすことができてコスト安にできるとともに、回路部の
発熱をほとんど無くすことができるようにすることを目
的とする。 【構成】 この考案は、通常型ソレノイド34と、コレ
クタ・エミッタ間がソレノイド34を直列に介して電源
に接続されたスイッチングトランジスタ33と、このス
イッチングトランジスタ33のベースに100%のデュ
ーティ比のパルスと設定デューティ比のパルスとを選択
的に入力し100%のデューティ比のパルスによりソレ
ノイド34を吸引状態にして設定デューティ比のパルス
によりソレノイドを保持状態にするCPUからなるパル
ス選択的入力手段31とを備えたものである。
(57) [Abstract] [Objective] The present invention aims to reduce the number of transistors used to one, to reduce the cost, and to almost eliminate the heat generation of the circuit section. . According to the invention, a normal type solenoid 34, a switching transistor 33 having a collector and an emitter connected to a power source through the solenoid 34 in series, and a pulse having a duty ratio of 100% is provided on a base of the switching transistor 33. And a pulse selective input means 31 comprising a CPU for selectively inputting a pulse having a set duty ratio and making the solenoid 34 in an attracting state by a pulse having a duty ratio of 100% and holding the solenoid by a pulse having a set duty ratio. Be prepared.

Description

【考案の詳細な説明】[Detailed description of the device]

【0001】[0001]

【産業上の利用分野】[Industrial applications]

本考案はソレノイドを駆動するソレノイド駆動回路に関する。 The present invention relates to a solenoid drive circuit that drives a solenoid.

【0002】[0002]

【従来の技術】[Prior Art]

従来、ソレノイド駆動回路には自己保持型ソレノイドを使用するソレノイド駆 動回路と、通常型ソレノイドを使用するソレノイド駆動回路とがある。自己保持 型ソレノイドを使用するソレノイド駆動回路には、図7に示すように4個のトラ ンジスタ1〜4、2個の抵抗5,6及びインバータ7,8により自己保持型ソレ ノイド9を駆動するものがある。 Conventionally, solenoid drive circuits include a solenoid drive circuit that uses a self-holding solenoid and a solenoid drive circuit that uses a normal solenoid. In a solenoid drive circuit using a self-holding solenoid, a self-holding solenoid 9 is driven by four transistors 1 to 4 and two resistors 5 and 6 and inverters 7 and 8 as shown in FIG. There is something.

【0003】 このソレノイド駆動回路では、入力端子10に高レベルの入力信号が入力さ れて入力端子11に低レベルの入力信号が入力された時には、トランジスタ1, 2がオンしてトランジスタ3,4がオフし、電源Vccからトランジスタ1,2を 介して自己保持型ソレノイド9にオン電流i1が流れて自己保持型ソレノイド9 が吸引状態となる。また、入力端子11に高レベルの入力信号が入力されて入力 端子10に低レベルの入力信号が入力された時には、トランジスタ3,4がオン してトランジスタ1,2がオフし、電源Vccからトランジスタ3,4を介して自 己保持型ソレノイド9にオフ電流i2が流れて自己保持型ソレノイド9が復帰状 態となる。In this solenoid drive circuit, when a high level input signal is input to the input terminal 10 and a low level input signal is input to the input terminal 11, the transistors 1 and 2 are turned on and the transistors 3 and 4 are turned on. Is turned off, an on-current i 1 flows from the power source Vcc to the self-holding solenoid 9 via the transistors 1 and 2, and the self-holding solenoid 9 is in an attracting state. When a high-level input signal is input to the input terminal 11 and a low-level input signal is input to the input terminal 10, the transistors 3 and 4 are turned on and the transistors 1 and 2 are turned off. The off-current i 2 flows through the self-holding solenoid 9 through the solenoids 3 and 4, and the self-holding solenoid 9 is returned to the return state.

【0004】 他の自己保持型ソレノイドを使用するソレノイド駆動回路としては、図8に示 すように2個のトランジスタ12,13及び2個の抵抗14,15によりタップ T付きの自己保持型ソレノイド15を駆動するものがある。As another solenoid driving circuit using a self-holding solenoid, as shown in FIG. 8, a self-holding solenoid 15 with a tap T is formed by two transistors 12 and 13 and two resistors 14 and 15. There is something that drives.

【0005】 このソレノイド駆動回路では、入力端子17に高レベルの入力信号が入力さ れて入力端子18に低レベルの入力信号が入力された時には、トランジスタ12 がオンしてトランジスタ13がオフし、電源Vccからトランジスタ12を介して 自己保持型ソレノイド16のタップTより下側部分にオン電流i1が流れて自己 保持型ソレノイド16が吸引状態となる。また、入力端子18に高レベルの入力 信号が入力されて入力端子17に低レベルの入力信号が入力された時には、トラ ンジスタ13がオンしてトランジスタ12がオフし、電源Vccからトランジスタ 13を介して自己保持型ソレノイド16のタップTより上側部分にオフ電流i2 が流れて自己保持型ソレノイド16が復帰状態となる。In this solenoid drive circuit, when a high level input signal is input to the input terminal 17 and a low level input signal is input to the input terminal 18, the transistor 12 is turned on and the transistor 13 is turned off. The on-state current i 1 flows from the power source Vcc through the transistor 12 to a portion below the tap T of the self-holding solenoid 16 to bring the self-holding solenoid 16 into an attracting state. When a high-level input signal is input to the input terminal 18 and a low-level input signal is input to the input terminal 17, the transistor 13 is turned on and the transistor 12 is turned off, so that the power source Vcc passes through the transistor 13. Then, the off-current i 2 flows to a portion above the tap T of the self-holding solenoid 16 and the self-holding solenoid 16 is returned to the reset state.

【0006】 通常型ソレノイドを使用するソレノイド駆動回路は図9に示すようにトランジ スタ19,20及び抵抗21〜23により通常型ソレノイド24を駆動するもの がある。As shown in FIG. 9, there is a solenoid drive circuit that uses a normal type solenoid to drive the normal type solenoid 24 by transistors 19, 20 and resistors 21 to 23, as shown in FIG.

【0007】 このソレノイド駆動回路では、通常型ソレノイド24を駆動する時には、最 初に入力端子25に高レベルの入力信号が入力されて入力端子26に低レベルの 入力信号が入力されることによりトランジスタ19がオンしてトランジスタ20 がオフし、電源Vccからトランジスタ19を介して通常型ソレノイド24に電流 iが流れて通常型ソレノイド24が吸引状態となる。そして、入力端子26に高 レベルの入力信号が入力されて入力端子25に低レベルの入力信号が入力される ことによりトランジスタ20がオンしてトランジスタ19がオフし、電源Vccか ら抵抗21及びトランジスタ20を直列に介して通常型ソレノイド24に吸引状 態より少ない電流iが流れて通常型ソレノイド24が保持状態となる。また、入 力端子25,26に低レベルの入力信号が入力されることによりトランジスタ1 9,20がオフし、通常型ソレノイド24に電流iが流れなくなって通常型ソレ ノイド24復帰状態となる。In this solenoid drive circuit, when the normal type solenoid 24 is driven, a high level input signal is first input to the input terminal 25 and a low level input signal is input to the input terminal 26, so that the transistor 19 is turned on, the transistor 20 is turned off, and the current i flows from the power source Vcc to the normal type solenoid 24 through the transistor 19 to bring the normal type solenoid 24 into the attracting state. Then, when a high-level input signal is input to the input terminal 26 and a low-level input signal is input to the input terminal 25, the transistor 20 is turned on and the transistor 19 is turned off. A current i smaller than that in the suction state flows through the normal type solenoid 24 through 20 in series, and the normal type solenoid 24 is held. Further, when a low-level input signal is input to the input terminals 25 and 26, the transistors 19 and 20 are turned off, the current i does not flow through the normal solenoid 24, and the normal solenoid 24 returns to the recovery state.

【0008】[0008]

【考案が解決しようとする課題】[Problems to be solved by the device]

上記ソレノイド駆動回路〜では、4個のトランジスタ1〜4又は2個のト ランジスタ12,13、19,20を用いて構成しているので、使用するトラン ジスタの数が多くなる。しかも、上記ソレノイド駆動回路,では、自己保持 型ソレノイド9,16を用いているので、通常型ソレノイドを用いる場合に比べ てコストが高くなる。さらに、上記ソレノイド駆動回路では、通常型ソレノイ ド24を吸引状態にした後に保持電流を抵抗21を介して通常型ソレノイド24 に流し続けて保持状態を続けるので、抵抗21として電流容量の大きなものを使 わなければならず、抵抗21の発熱が大きい。 Since the solenoid drive circuits 1 to 4 are composed of four transistors 1 to 4 or two transistors 12, 13, 19 and 20, the number of transistors used is large. Moreover, in the solenoid drive circuit, since the self-holding solenoids 9 and 16 are used, the cost is higher than that in the case of using the normal solenoid. Further, in the above solenoid drive circuit, since the holding current is continuously supplied to the normal solenoid 24 via the resistor 21 after the normal solenoid 24 is attracted, the holding current is kept large. It must be used, and the resistor 21 generates a large amount of heat.

【0009】 本考案は上記欠点を改善し、使用トランジスタの数を1個に減らすことができ てコスト安にできるとともに、回路部の発熱をほとんど無くすことができるソレ ノイド駆動回路を提供することを目的とする。The present invention aims to provide a solenoid drive circuit which can improve the above-mentioned drawbacks, reduce the number of transistors used to one, reduce the cost, and substantially eliminate the heat generation in the circuit section. To aim.

【0010】[0010]

【課題を解決するための手段】[Means for Solving the Problems]

上記目的を達成するため、本考案は、通常型ソレノイドと、コレクタ・エミッ タ間が前記ソレノイドを直列に介して電源に接続されたスイッチングトランジス タと、このスイッチングトランジスタのベースに100%のデューティ比のパル スと設定デューティ比のパルスとを選択的に入力し100%のデューティ比のパ ルスにより前記ソレノイドを吸引状態にして設定デューティ比のパルスにより前 記ソレノイドを保持状態にするパルス選択的入力手段とを備えたものである。 To achieve the above object, the present invention provides a normal type solenoid, a switching transistor having a collector and an emitter connected to a power source through the solenoid in series, and a duty ratio of 100% at a base of the switching transistor. Pulse and the pulse of the set duty ratio are selectively input, and the solenoid is attracted by the pulse of the duty ratio of 100%, and the solenoid is held by the pulse of the set duty ratio. Pulse selective input And means.

【0011】[0011]

【作用】[Action]

パルス選択的入力手段によりスイッチングトランジスタのベースに100%の デューティ比のパルスが入力されると、通常型ソレノイドが吸引状態になる。ま た、パルス選択的入力手段によりスイッチングトランジスタのベースに設定デュ ーティ比のパルスが入力されると、通常型ソレノイドが保持状態になる。 When a pulse having a duty ratio of 100% is input to the base of the switching transistor by the pulse-selective input means, the normal solenoid is in the attracting state. Further, when a pulse having a set duty ratio is inputted to the base of the switching transistor by the pulse selective input means, the normal type solenoid is brought into a holding state.

【0012】[0012]

【実施例】【Example】

図1は本考案の一実施例を示す。 1チップのマイクロコンピュータ(以下CPUと呼ぶ)31は100%のデュ ーティ比のパルス幅変調パルス(PWMパルス)とこれより小さな設定デューテ ィ比のPWMパルスとを選択的にPWM出力端子Pから出力するパルス選択的入 力手段を構成し、PWM出力端子Pが抵抗32を介してスイッチングトランジス タ33のベースに接続される。このスイッチングトランジスタ33はエミッタが 接地され、コレクタが通常型ソレノイド34を介してパワー電源Vppに接続され る。通常型ソレノイド34には逆起電圧保護用ダイオード35は並列に接続され る。 FIG. 1 shows an embodiment of the present invention. A one-chip microcomputer (hereinafter referred to as CPU) 31 selectively outputs a pulse width modulation pulse (PWM pulse) having a duty ratio of 100% and a PWM pulse having a smaller set duty ratio from the PWM output terminal P. The PWM output terminal P is connected to the base of the switching transistor 33 via the resistor 32. The emitter of the switching transistor 33 is grounded, and the collector is connected to the power supply Vpp through the normal type solenoid 34. A back electromotive voltage protection diode 35 is connected in parallel to the normal solenoid 34.

【0013】 図2は上記CPU31のソレノイド駆動ルーチンを示す。 CPU31は通常型ソレノイド34の吸引状態を開始させる時には、まず、1 00%のデューティ比のPWMパルスをPWM出力端子Pから出力してタイマで クロックをカウントすることにより計時を開始する。CPU31のPWM出力端 子Pからの100%のデューティ比のPWMパルスは抵抗32を介してスイッチ ングトランジスタ33のベースに入力され、スイッチングトランジスタ33が連 続的にオンされる。したがって、通常型ソレノイド34はパワー電源Vppからス イッチングトランジスタ33を介して電流Isが流れて吸引状態となり、即ち、 本来の吸引力で負荷を吸引する。このとき、CPU31のPWM出力端子Pから 出力されるPWMパルスVin、スイッチングトランジスタ33のベース入力電流 Iin、通常型ソレノイド34を流れる電流Isは例えばPWMパルスVinの周波 数が低い時には図3(a)に示すような波形となり、信号電圧Vinの周波数が高 い時には通常型ソレノイド34を流れる電流Isは図3(b)に示すような波形 になる。FIG. 2 shows a solenoid driving routine of the CPU 31. When starting the suction state of the normal type solenoid 34, the CPU 31 first outputs a PWM pulse having a duty ratio of 100% from the PWM output terminal P and starts counting the clock by a timer. A PWM pulse having a duty ratio of 100% from the PWM output terminal P of the CPU 31 is input to the base of the switching transistor 33 via the resistor 32, and the switching transistor 33 is continuously turned on. Therefore, the normal type solenoid 34 is in the attracting state due to the current Is flowing from the power source Vpp through the switching transistor 33, that is, attracting the load with the original attracting force. At this time, the PWM pulse Vin output from the PWM output terminal P of the CPU 31, the base input current Iin of the switching transistor 33, and the current Is flowing through the normal solenoid 34 are, for example, when the frequency of the PWM pulse Vin is low, as shown in FIG. When the frequency of the signal voltage Vin is high, the current Is flowing through the normal type solenoid 34 has a waveform as shown in FIG. 3B.

【0014】 次に、CPU31は上記タイマの計時時間が設定時間に達したか否かを判断し 、タイマの計時時間が設定時間に達した時にはPWM出力端子PからのPWMパ ルスを設定デューティ比のPWMパルスに切換える。通常型ソレノイド34の平 均電流IsはCPU31のPWM出力端子Pから出力されるPWMパルスVinの デューティ比に比例するので、PWMパルスVinのデューティ比が100%から これより小さな値に切換えられることにより通常型ソレノイド34の平均電流I sが通常型ソレノイド34の吸引状態の保持に必要な設定値に切換えられ、通常 型ソレノイド34の吸引状態が保持される。ここに、上記設定時間及び設定デュ ーティ比は計算又は実験で求められ、又は製品の製造時にPWMパルスVinのデ ューティ比を順次に下げて行って適正値を決める等により設定され、例えば設定 時間は100〜200ms、設定デューティ比は30%〜50%に設定される。Next, the CPU 31 determines whether or not the time measured by the timer reaches the set time, and when the time measured by the timer reaches the set time, the PWM pulse from the PWM output terminal P is set to the set duty ratio. Switch to the PWM pulse of. Since the average current Is of the normal type solenoid 34 is proportional to the duty ratio of the PWM pulse Vin output from the PWM output terminal P of the CPU 31, the duty ratio of the PWM pulse Vin is switched from 100% to a smaller value. The average current Is of the normal type solenoid 34 is switched to a set value required to maintain the attracted state of the normal type solenoid 34, and the attracted state of the normal type solenoid 34 is maintained. Here, the set time and the set duty ratio are obtained by calculation or experiment, or set by sequentially decreasing the duty ratio of the PWM pulse Vin at the time of manufacturing the product to determine an appropriate value. Is set to 100 to 200 ms, and the set duty ratio is set to 30% to 50%.

【0015】 また、通常型ソレノイド34を復帰させる場合にはCPU31のPWM出力端 子Pから出力されるPWMパルスVinのデューティ比がほぼ0に切換えられ、ス イッチングトランジスタ33がオフになって通常型ソレノイド34が復帰する。Further, when the normal type solenoid 34 is restored, the duty ratio of the PWM pulse Vin output from the PWM output terminal P of the CPU 31 is switched to almost 0, the switching transistor 33 is turned off, and the normal type solenoid 34 is turned off. The solenoid 34 returns.

【0016】 図4は本考案の他の実施例の一部を示す。 この実施例では、上記実施例において、通常型ソレノイド34の軸34aにレ バー35が連結され、通常型ソレノイド34の復帰時にはその軸34a及びレバ ー35が図4の実線位置にある。通常型ソレノイド34が軸34aを吸引した時 にはレバー36が図4の点線位置に移動する。フォトセンサー37は通常型ソレ ノイド34の復帰時にはレバー36を検知しなくて出力信号が高レベルになり、 通常型ソレノイド34が軸34aを吸引した時にはレバー36を検知して出力信 号が低レベルになる。また、この実施例では上記実施例における図2のソレノイ ド駆動ルーチンの代りに図5のソレノイド駆動ルーチンがCPU31により実行 される。すなわち、CPU31は通常型ソレノイド34の吸引状態を開始させる 時には、まず、100%のデューティ比のPWMパルスをPWM出力端子Pから 出力する。そして、CPU31は上記フォトセンサ37の出力信号をチェックし 、通常型ソレノイド34が吸引状態になってフォトセンサ37の出力信号が低レ ベル(L)になると、PWM出力端子PからのPWMパルスを設定デューティ比 のPWMパルスに切換えて通常型ソレノイド34の吸引状態を保持させる。FIG. 4 shows a part of another embodiment of the present invention. In this embodiment, the lever 35 is connected to the shaft 34a of the normal type solenoid 34 in the above embodiment, and when the normal type solenoid 34 is returned, the shaft 34a and the lever 35 are in the positions indicated by the solid lines in FIG. When the normal solenoid 34 attracts the shaft 34a, the lever 36 moves to the position indicated by the dotted line in FIG. The photo sensor 37 does not detect the lever 36 when the normal solenoid 34 returns, and the output signal becomes high level, and when the normal solenoid 34 attracts the shaft 34a, the output signal becomes low level by detecting the lever 36. become. Further, in this embodiment, the solenoid drive routine of FIG. 5 is executed by the CPU 31 instead of the solenoid drive routine of FIG. 2 in the above embodiment. That is, when starting the suction state of the normal solenoid 34, the CPU 31 first outputs a PWM pulse having a duty ratio of 100% from the PWM output terminal P. Then, the CPU 31 checks the output signal of the photo sensor 37, and when the normal type solenoid 34 is in the suction state and the output signal of the photo sensor 37 becomes low level (L), the PWM pulse from the PWM output terminal P is output. By switching to the PWM pulse of the set duty ratio, the suction state of the normal type solenoid 34 is maintained.

【0017】 図6は本考案の別の実施例を示す。 この実施例は図1の実施例において、CPU31の代りに定電流回路38,パ ルス発生器39,切換手段40およびタイマからなるパルス選択的入力手段が用 いられ、切換手段40はタイマにより動作する。すなわち、通常型ソレノイド3 4の吸引状態を開始させる時には、まず、タイマが計時を開始して定電流回路3 8からの定電流が切換手段40,抵抗32を通ってスイッチングトランジスタ3 3のベースに入力され、通常型ソレノイド34はパワー電源Vppからスイッチン グトランジスタ33を介して電流が流れて吸引状態となる。その後、タイマが設 定時間、例えば100ms〜200msの計時を行うと、タイマの出力信号によ り切換手段40が切換えられてパルス発生器39からのデューティ比が100% より小さいパルスが切換手段40,抵抗32を通ってスイッチングトランジスタ 33のベースに入力され、通常型ソレノイド34の平均電流Isが通常型ソレノ イド34の吸引状態の保持に必要な設定値に切換えられて通常型ソレノイド34 の吸引状態が保持される。FIG. 6 shows another embodiment of the present invention. In this embodiment, a constant current circuit 38, a pulse generator 39, a switching means 40 and a pulse selective input means consisting of a timer are used in place of the CPU 31 in the embodiment of FIG. 1, and the switching means 40 is operated by a timer. To do. That is, when the suction state of the normal type solenoid 34 is started, first, the timer starts timing and the constant current from the constant current circuit 38 passes through the switching means 40 and the resistor 32 to the base of the switching transistor 33. When the normal type solenoid 34 is input, a current flows from the power source Vpp through the switching transistor 33 and enters the attracting state. After that, when the timer measures a set time, for example, 100 ms to 200 ms, the switching means 40 is switched by the output signal of the timer, and the pulse from the pulse generator 39 with a duty ratio smaller than 100% is switched to the switching means 40. , Is input to the base of the switching transistor 33 through the resistor 32, and the average current Is of the normal type solenoid 34 is switched to a set value necessary for maintaining the suction state of the normal type solenoid 34, and the suction state of the normal type solenoid 34 is changed. Is retained.

【0018】 なお、本考案は上記実施例に限定されるものではなく、通常型ソレノイドを吸 引状態にしてその後に保持する機構に任意に用いるこことができる。It should be noted that the present invention is not limited to the above-mentioned embodiment, and can be arbitrarily used in a mechanism for setting the normal solenoid in the suction state and then holding it.

【0019】[0019]

【考案の効果】[Effect of the device]

以上のように本考案によれば、通常型ソレノイドと、コレクタ・エミッタ間が 前記ソレノイドを直列に介して電源に接続されたスイッチングトランジスタと、 このスイッチングトランジスタのベースに100%のデューティ比のパルスと設 定デューティ比のパルスとを選択的に入力し100%のデューティ比のパルスに より前記ソレノイドを吸引状態にして設定デューティ比のパルスにより前記ソレ ノイドを保持状態にするパルス選択的入力手段とを備えたので、使用トランジス タの数を1個に減らすことができ、通常型ソレノイドを用いることによりコスト 安にできるとともに、回路部の発熱をほとんど無くすことができる。 As described above, according to the present invention, a normal type solenoid, a switching transistor whose collector and emitter are connected to a power source through the solenoid in series, and a pulse having a duty ratio of 100% are provided on the base of the switching transistor. A pulse having a set duty ratio is selectively input, and a pulse having a duty ratio of 100% causes the solenoid to be in a suction state, and a pulse having a set duty ratio causes the solenoid to be held. Since it is provided, the number of transistors used can be reduced to one, and the cost can be reduced by using the normal type solenoid, and the heat generation of the circuit part can be almost eliminated.

【提出日】平成4年1月10日[Submission date] January 10, 1992

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0018[Correction target item name] 0018

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0018】 なお、本考案は上記実施例に限定されるものではなく、通常型ソレノイドを吸 引状態にしてその後に保持する機構に任意に用いることができる。[0018] The present invention is not limited to the above embodiments, it is possible to use a normal solenoid optionally in mechanism for holding the subsequently in the Aspirate state.

【図面の簡単な説明】[Brief description of drawings]

【図1】本考案の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図2】同実施例におけるCPUのソレノイド駆動ルー
チンを示すフローチャートである。
FIG. 2 is a flowchart showing a solenoid driving routine of the CPU in the embodiment.

【図3】同実施例の各部の信号波形を示す波形図であ
る。
FIG. 3 is a waveform diagram showing a signal waveform of each part of the embodiment.

【図4】本考案の他の実施例の一部を示す平面図であ
る。
FIG. 4 is a plan view showing a part of another embodiment of the present invention.

【図5】同実施例におけるCPUのソレノイド駆動ルー
チンを示すフローチャートである。
FIG. 5 is a flowchart showing a solenoid driving routine of the CPU in the embodiment.

【図6】本考案の別の実施例を示す回路図である。FIG. 6 is a circuit diagram showing another embodiment of the present invention.

【図7】従来のソレノイド駆動回路を示す回路図であ
る。
FIG. 7 is a circuit diagram showing a conventional solenoid drive circuit.

【図8】従来の他のソレノイド駆動回路を示す回路図で
ある。
FIG. 8 is a circuit diagram showing another conventional solenoid drive circuit.

【図9】従来の別のソレノイド駆動回路を示す回路図で
ある。
FIG. 9 is a circuit diagram showing another conventional solenoid drive circuit.

【符号の説明】[Explanation of symbols]

31 CPU 33 スイッチングトランジスタ 34 通常型ソレノイド 36 レバー 37 フォトセンサ 38 定電流回路 39 パルス発生器 40 切換手段 31 CPU 33 Switching Transistor 34 Normal Solenoid 36 Lever 37 Photo Sensor 38 Constant Current Circuit 39 Pulse Generator 40 Switching Means

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【手続補正書】[Procedure amendment]

【提出日】平成4年1月10日[Submission date] January 10, 1992

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図7[Name of item to be corrected] Figure 7

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図7】 [Figure 7]

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】通常型ソレノイドと、コレクタ・エミッタ
間が前記ソレノイドを直列に介して電源に接続されたス
イッチングトランジスタと、このスイッチングトランジ
スタのベースに100%のデューティ比のパルスと設定
デューティ比のパルスとを選択的に入力し100%のデ
ューティ比のパルスにより前記ソレノイドを吸引状態に
して設定デューティ比のパルスにより前記ソレノイドを
保持状態にするパルス選択的入力手段とを備えたことを
特徴とするソレノイド駆動回路。
1. A normal type solenoid, a switching transistor whose collector and emitter are connected to a power source through the solenoid in series, and a pulse having a duty ratio of 100% and a pulse having a set duty ratio at the base of the switching transistor. And a pulse-selective input means for selectively inputting and to bring the solenoid into a suction state with a pulse having a duty ratio of 100% and holding the solenoid with a pulse having a set duty ratio. Drive circuit.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10824827B2 (en) 2018-06-18 2020-11-03 Nidec Sankyo Coproration Card reader and control method thereof

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