JPH05251461A - Manufacture of semiconductor device electrode - Google Patents
Manufacture of semiconductor device electrodeInfo
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- JPH05251461A JPH05251461A JP4646592A JP4646592A JPH05251461A JP H05251461 A JPH05251461 A JP H05251461A JP 4646592 A JP4646592 A JP 4646592A JP 4646592 A JP4646592 A JP 4646592A JP H05251461 A JPH05251461 A JP H05251461A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置用電極の製
造方法に関し、特にメサ形状を有する半導体装置、例え
ばバイポーラトランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an electrode for a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a mesa shape, for example, a bipolar transistor.
【０００２】[0002]
【従来の技術】近年、半導体装置は、ますます高集積
化、高速化が進んでおり、その材料としてＳｉだけでは
なく、ＧａＡｓなどの化合物半導体が注目を集めてい
る。電子移動度が高い、ヘテロ接合が比較的容易に作れ
る、という化合物半導体の特徴を生かして各種の超高速
半導体素子が研究されているが、とりわけヘテロ接合型
バイポーラトランジスタ（ＨＢＴ）はその高速性と高い
電流駆動能力から、次世代の超高速デバイスとして期待
がもたれ、トランジスタ単体のみならず、ＨＢＴを用い
た高速ディジタル集積回路やマイクロ波集積回路が報告
されている。しかしながら、実用的回路への応用を考え
た場合、消費電力が高いという問題が残されている。高
速性と低消費電力を両立させる一つの方法として、素子
寸法の微細化が有効と考えられ、活発な研究が各所で行
われている。2. Description of the Related Art In recent years, semiconductor devices have become more highly integrated and faster, and not only Si but also compound semiconductors such as GaAs have been attracting attention as the material thereof. Various ultra-high-speed semiconductor devices have been researched by taking advantage of the characteristics of compound semiconductors that have high electron mobility and that heterojunctions can be formed relatively easily. Especially, the heterojunction bipolar transistor (HBT) is Due to its high current drive capability, it is expected as a next-generation ultra-high-speed device, and not only a single transistor but also a high-speed digital integrated circuit and a microwave integrated circuit using HBT have been reported. However, when the application to a practical circuit is considered, the problem of high power consumption remains. As one method of achieving both high speed and low power consumption, miniaturization of element size is considered to be effective, and active research is being conducted in various places.
【０００３】Ａ．従来例１ エミッタトップ型のＨＢＴの製造方法としては例えばア
イ・イー・イー・イーエム・ティー・ティー・エスイン
ターナショナル・マイクロウェーブ・シンポジウム・ダ
イジェスト第１巻２５５−２５８頁（１９９１年６月）
（ＩＥＥＥ ＭＴＴ−Ｓ ＩＮＴＥＲＮＡＴＩＯＮＡＬ
ＭＩＣＲＯＷＡＶＥ ＳＹＭＰＯＳＩＵＭ ＤＩＧＥ
ＳＴ ＶＯＬ．１ ｐ２５５〜２５８，１９９１）に報
告されている。A. Conventional Example 1 As a method of manufacturing an emitter top type HBT, for example, the IEEMTTS International Microwave Symposium Digest Vol. 1, pages 255-258 (June 1991).
(IEEE MTT-S INTERNATIONAL
MICROWAVE SYMPOSIUM DIGE
ST VOL. 1 p255-258, 1991).
【０００４】コレクタ、ベース、エミッタの各層をエピ
タキシャル成長させた基板上の全面に高融点金属である
ＷＳｉと、Ｔｉ／Ｐｔ／Ａｕ金属膜とをスパッタ膜成長
させ、金属膜、ＷＳｉ膜をそれぞれイオンミリングおよ
びＣＦ4 ガスを用いたＲＩＥによってエッチングしてエ
ミッタ電極を形成する。エミッタ電極の引き出しは、層
間絶縁膜にＲＩＥによってスルーホールを開口すること
によって行われる。A refractory metal WSi and a Ti / Pt / Au metal film are sputter-grown on the entire surface of a substrate on which collector, base, and emitter layers are epitaxially grown, and the metal film and the WSi film are ion-milled, respectively. And an emitter electrode is formed by etching by RIE using CF 4 gas. The extraction of the emitter electrode is performed by opening a through hole in the interlayer insulating film by RIE.
【０００５】Ｂ．従来例２ さらに、例えば特開平２−９０６２６号公報ではＴｉ／
Ｐｔ／Ａｕのかわりに絶縁膜例えばＳｉ3 Ｎ4 を用いた
ダミーエミッタを形成し、プロセスの後半にこのダミー
エミッタをＣＦ4 とＯ2 ガスによってガスエッチングで
除去し、Ｔｉ／Ｐｔ／Ａｕエミッタ電極を形成する方法
が開示されている。B. Conventional Example 2 Further, for example, in Japanese Patent Application Laid-Open No. 2-90626, Ti /
A dummy emitter using an insulating film such as Si 3 N 4 instead of Pt / Au is formed, and the dummy emitter is removed by gas etching with CF 4 and O 2 gas in the latter half of the process, and a Ti / Pt / Au emitter electrode is formed. A method of forming a is disclosed.
【０００６】[0006]
【発明が解決しようとする課題】しかし、以上述べた従
来例１においては、エミッタ電極のうちのＴｉ／Ｐｔ／
Ａｕ金属層がエッチング保護層となるのでエミッタ電極
を引き出すために層間絶縁膜にスルーホールを開口する
時にもＷＳｉ電極はエッチングされないが、素子寸法を
微細化したとき、Ｔｉ／Ｐｔ／Ａｕ金属層エミッタ電極
を加工する際にイオンミリング法を用いており、この寸
法ではマスクと金属層の選択比が小さいためフォトレジ
ストのパターン形状の変化の金属層への転写、ミリング
された金属の再付着によるメサ形状の変化、などの問題
が発生し精度よく加工することができない。また、従来
例２においてダミーエミッタを反応性イオンエッチング
で加工できるので、マスクとの大きな選択比を確保でき
エミッタメサの加工精度はよいが、ダミーエミッタを除
去する際ＣＦ4 ガスによってＷＳｉ電極もエッチングさ
れてしまい、エッチング終点検出の困難、エミッタ電極
の形状の変化による素子特性の劣化、という問題がみら
れる、またエッチング速度のばらつきによって、ウェハ
面内における素子特性のばらつきや歩留まりの低下とい
う問題も生ずる。However, in the above-mentioned conventional example 1, Ti / Pt / of the emitter electrodes is used.
Since the Au metal layer serves as an etching protection layer, the WSi electrode is not etched even when a through hole is opened in the interlayer insulating film to pull out the emitter electrode. However, when the element size is miniaturized, the Ti / Pt / Au metal layer emitter is formed. Ion milling is used to process the electrodes.In this dimension, the selection ratio between the mask and metal layer is small, so the change in the pattern shape of the photoresist is transferred to the metal layer, and the mesa by reattaching the milled metal Problems such as change in shape occur and it is not possible to perform accurate machining. Further, in the conventional example 2, since the dummy emitter can be processed by reactive ion etching, a large selection ratio with respect to the mask can be secured and the processing accuracy of the emitter mesa is good, but when removing the dummy emitter, the WSi electrode is also etched by CF 4 gas. Therefore, it is difficult to detect the etching end point, and there is a problem that the element characteristics are deteriorated due to the change of the shape of the emitter electrode. Further, the variation of the etching rate causes a variation of the element characteristics on the wafer surface and a decrease in the yield. ..
【０００７】本発明の目的は、前記従来問題点を解決
し、素子特性のばらつきの低減、及び歩留まりの向上を
図ることのできる半導体装置用電極の製造方法を提供す
ることにある。An object of the present invention is to provide a method for manufacturing an electrode for a semiconductor device, which can solve the above-mentioned conventional problems, reduce variations in element characteristics, and improve yield.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体装置用電
極の製造方法は、メサ形状を有する半導体装置の電極の
製造方法において、コレクタ（またはエミッタ）、ベー
ス、エミッタ（またはコレクタ）の各層をエピタキシャ
ル成長により形成する工程と、前記エミッタ（またはコ
レクタ）の表面上に高融点金属からなる第１のエミッタ
（またはコレクタ）電極をエッチングによって形成する
工程と、絶縁膜の加工におけるエッチングに対する耐性
が高く、かつ前記ベース表面上に形成されるベース電極
と同種である金属膜からなる第２のエミッタ（またはコ
レクタ）電極を形成する工程と、前記エミッタ（または
コレクタ）電極をふくむ領域の上面を絶縁膜で覆う工程
と、エッチングにより前記エミッタ（またはコレクタ）
電極の上面を選択的に露出させる工程と、前記エミッタ
（またはコレクタ）電極の露出面にエミッタ（またはコ
レクタ）配線層を形成する工程とを含むことを特徴とし
ている。A method for manufacturing an electrode for a semiconductor device according to the present invention is a method for manufacturing an electrode for a semiconductor device having a mesa shape, wherein collector (or emitter), base and emitter (or collector) layers are formed. A step of forming by epitaxial growth, a step of forming a first emitter (or collector) electrode made of a refractory metal on the surface of the emitter (or collector) by etching, and a high resistance to etching in processing the insulating film, And a step of forming a second emitter (or collector) electrode made of a metal film of the same kind as the base electrode formed on the surface of the base, and an insulating film on the upper surface of the region including the emitter (or collector) electrode. The step of covering and the emitter (or collector) by etching
The method is characterized by including a step of selectively exposing the upper surface of the electrode and a step of forming an emitter (or collector) wiring layer on the exposed surface of the emitter (or collector) electrode.
【０００９】[0009]
【作用】本発明において、ベース電極を形成する際、高
融点金属からなる第１のエミッタ（またはコレクタ）電
極の上に第２のエミッタ（またはコレクタ）電極層が成
膜され、これをもってエッチングにより前記エミッタ
（またはコレクタ）電極の上面を選択的に露出させる工
程の時に高融点金属をエッチングから保護している。In the present invention, when the base electrode is formed, the second emitter (or collector) electrode layer is formed on the first emitter (or collector) electrode made of a refractory metal, and this is formed by etching. The refractory metal is protected from etching during the step of selectively exposing the upper surface of the emitter (or collector) electrode.
【００１０】[0010]
【実施例】以下、本発明について図面を参照して説明す
る。図１に本発明の一実施例として、エミッタトップ型
のＧａＡｓ系ヘテロ接合型バイポーラトランジスタにつ
いて、その製造工程順の断面図を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. As an embodiment of the present invention, FIG. 1 is a cross-sectional view of an emitter top type GaAs-based heterojunction bipolar transistor in the order of manufacturing steps thereof.
【００１１】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上にエピタキシャル成長法により順次成
長したｎ型ＧａＡｓコレクタ層２、ｐ型ＧａＡｓベース
層３、ｎ型ＡｌＧａＡｓエミッタ層４およびＩｎＧａＡ
ｓエミッタキャップ層５の不要部分をプロトンイオン注
入により高抵抗化する。ここがプロトンイオン注入ダメ
ージ層６である。次に、基板上の全面に高融点金属たと
えばＷＳｉをスパッタ膜成長させる。その後、所定のパ
ターンのフォトレジストをマスクとしてＷＳｉ膜をＣＦ
4 ガスを用いたリアクティブイオンエッチングＲＩＥに
よってエッチングし、第１のエミッタ電極７を形成す
る。First, as shown in FIG. 1A, an n-type GaAs collector layer 2, a p-type GaAs base layer 3, an n-type AlGaAs emitter layer 4 and an n-type AlGaAs emitter layer 4 which are sequentially grown on a semi-insulating GaAs substrate 1 by an epitaxial growth method. InGaA
The unnecessary portion of the s emitter cap layer 5 is made to have a high resistance by implanting proton ions. This is the proton-ion-implanted damage layer 6. Then, a refractory metal such as WSi is sputtered on the entire surface of the substrate. After that, the WSi film is subjected to CF using a photoresist having a predetermined pattern as a mask.
Etching is performed by reactive ion etching RIE using 4 gas to form the first emitter electrode 7.
【００１２】次に、図１（ｂ）に示すように、前記フォ
トレジストあるいはエミッタ電極７をマスクとしてエミ
ッタキャップ層５、エミッタ層４をＣｌ2 ガスあるいは
ＢＣｌ3 ガスによる反応性イオンビームエッチングもし
くはウェットエッチンクによってエッチングしてベース
層３を露出させる。その後、基板の全面にＳｉＯ2 を成
膜し、異方性のある反応性イオンエッチングにより他の
部分のＳｉＯ2 を除去してＳｉＯ2 側壁８を形成する。Next, as shown in FIG. 1B, reactive ion beam etching or wet etching of the emitter cap layer 5 and the emitter layer 4 with Cl 2 gas or BCl 3 gas is performed by using the photoresist or the emitter electrode 7 as a mask. Etching is performed by etching to expose the base layer 3. Thereafter, the SiO 2 is deposited on the entire surface of the substrate, by reactive ion etching having anisotropy by removing the SiO 2 of the other parts forming the SiO 2 sidewalls 8.
【００１３】その後、図１（ｃ）に示すように、基板上
の全面にＡｕ系合金たとえばＡｕＭｎを真空蒸着法によ
り成膜し、所定のフォトレジストパターンを用いて、イ
オンミリングにより不要な部分を除去する。この結果、
第２のエミッタ電極９およびベース電極１０が同時に形
成されることになる。Thereafter, as shown in FIG. 1 (c), an Au-based alloy such as AuMn is formed on the entire surface of the substrate by a vacuum deposition method, and an unnecessary portion is removed by ion milling using a predetermined photoresist pattern. Remove. As a result,
The second emitter electrode 9 and the base electrode 10 are formed at the same time.
【００１４】その後、図１（ｄ）に示すように、所定の
フォトレジストパターンを用いてベース層３をエッチン
グし、コレクタ層２を露出させた後、コレクタ電極１１
をリフトオフ法で形成する。Thereafter, as shown in FIG. 1D, the base layer 3 is etched using a predetermined photoresist pattern to expose the collector layer 2 and then the collector electrode 11 is formed.
Are formed by the lift-off method.
【００１５】次に、図１（ｅ）に示すように、基板の全
面に絶縁膜１２（例えばＳｉＯ2 ）をＣＶＤにより成膜
し、さらにその上にフォトレジストを塗布し、全面を、
フォトレジストと絶縁膜１２が等速かつ均一にエッチン
グされるようにエッチバックすることにより絶縁膜１２
を平坦化し、エミッタ電極の頭出しを行う。このとき、
第２のエミッタ電極９の存在によって、第１のエミッタ
電極７はエッチングされない。また、エミッタ電極が絶
縁膜とともにエッチングされないため、エミッタ電極の
頭出しの検出はきわめて容易となり、かつエッチバック
時のエッチングの不均一によってエミッタ電極の厚みが
ウェハ面内で異なるということがなくなり、ウェハ面内
での素子特性のばらつきが低減されることになる。Next, as shown in FIG. 1 (e), an insulating film 12 (eg, SiO 2 ) is formed on the entire surface of the substrate by CVD, and a photoresist is applied on the insulating film 12 to cover the entire surface.
The insulating film 12 is etched back so that the photoresist and the insulating film 12 are etched at a uniform speed and uniformly.
Is flattened and the emitter electrode is cueed. At this time,
Due to the presence of the second emitter electrode 9, the first emitter electrode 7 is not etched. Further, since the emitter electrode is not etched together with the insulating film, it is extremely easy to detect the crest of the emitter electrode, and the thickness of the emitter electrode does not vary within the wafer surface due to uneven etching during etchback. In-plane variations in device characteristics are reduced.
【００１６】最後に、図１（ｆ）に示すように、ベース
電極１０、コレクタ電極１１の引き出しのためのスルー
ホールを開口し、エミッタ配線層１４、ベース配線層、
およびコレクタ配線層１３を形成して、素子が完成す
る。Finally, as shown in FIG. 1F, through holes for drawing out the base electrode 10 and the collector electrode 11 are opened, and the emitter wiring layer 14, the base wiring layer,
Then, the collector wiring layer 13 is formed to complete the device.
【００１７】なお、図１ではエッチバック法によりエミ
ッタ電極を露出させる方法について述べたが、本発明
は、絶縁膜にスルーホールを形成してエミッタ電極を引
き出す方法に対しても同じ結果を与える。この場合に
も、エミッタ電極上の絶縁膜の厚みにばらつきがあった
ときには絶縁膜が最も厚い部分のエミッタ電極が露出す
るまでエッチングを行えば、ウェハ全面のエミッタ電極
がエッチングされて薄くなることなく露出されることに
なる。Although the method of exposing the emitter electrode by the etch-back method has been described with reference to FIG. 1, the present invention gives the same result to the method of forming the through hole in the insulating film and pulling out the emitter electrode. Also in this case, if there is a variation in the thickness of the insulating film on the emitter electrode, etching is performed until the emitter electrode in the thickest part of the insulating film is exposed, and the emitter electrode on the entire surface of the wafer is not etched and thinned. Will be exposed.
【００１８】[0018]
【発明の効果】以上述べたように、本発明の方法によれ
ば、第１のエミッタ（またはコレクタ）電極の加工には
ＲＩＥを用いることができるので、微細化した（たとえ
ばある一軸方向への大きさが１μｍ以下であるような）
メサ形状を有するバイポーラトランジスタに対する高精
度の加工が可能であり、また第２のエミッタ（またはコ
レクタ）電極の存在によって、絶縁膜のエッチバック時
に前記第１エミッタ（またはコレクタ）電極がウェハ面
内において不均一な速度でエッチングされることによる
ウエハ面内での素子特性のばらつきや歩留まりの低下を
防ぐことができる。As described above, according to the method of the present invention, since RIE can be used for processing the first emitter (or collector) electrode, it is miniaturized (for example, in a certain uniaxial direction). (The size is 1 μm or less)
The bipolar transistor having a mesa shape can be processed with high accuracy, and the presence of the second emitter (or collector) electrode allows the first emitter (or collector) electrode to be formed on the wafer surface when the insulating film is etched back. It is possible to prevent variations in device characteristics within the wafer surface and reduction in yield due to etching at a non-uniform rate.
【００１９】また、エミッタ電極（またはコレクタ）の
引き出し方法として、従来のようにストライプ状のエミ
ッタ（またはコレクタ）メサの一端からエミッタ（また
はコレクタ）電極を引き出すのではなく、エミッタ（ま
たはコレクタ）電極の上面全体をエミッタ（またはコレ
クタ）配線層が覆うような構造になっているので、接触
抵抗低減のためにエミッタ（またはコレクタ）電極を厚
くする必要はなく、Ｔｉ／Ｐｔ／Ａｕ金属層がなくても
接触抵抗が大きくなるという問題を回避でき、工数の大
幅な削減をも図ることができる。As a method of extracting the emitter electrode (or collector), the emitter (or collector) electrode is not extracted from one end of the stripe-shaped emitter (or collector) mesa as in the conventional case, but the emitter (or collector) electrode is extracted. Since the emitter (or collector) wiring layer covers the entire upper surface of the device, it is not necessary to thicken the emitter (or collector) electrode to reduce the contact resistance, and there is no Ti / Pt / Au metal layer. However, the problem of increased contact resistance can be avoided, and the number of steps can be significantly reduced.
【図１】本発明の一実施例を示す工程断面図である。FIG. 1 is a process sectional view showing an embodiment of the present invention.
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓコレクタ層 ３ ｐ型ＧａＡｓペース層 ４ ｎ型ＡｌＧａＡｓエミッタ層 ５ ＩｎＧａＡｓエミッタキャップ層 ６ プロトンイオン注入ダメージ層 ７ 第１のエミッタ層 ８ ＳｉＯ2 側壁 ９ 第２のエミッタ層 １０ ベース電極 １１ コレクタ電極 １２ 絶縁膜 １３ コレクタ配線層 １４ ベース配線層1 semi-insulating GaAs substrate 2 n-type GaAs collector layer 3 p-type GaAs pace layer 4 n-type AlGaAs emitter layer 5 InGaAs emitter cap layer 6 proton ion implantation damage layer 7 first emitter layer 8 SiO 2 sidewall 9 second emitter Layer 10 Base electrode 11 Collector electrode 12 Insulating film 13 Collector wiring layer 14 Base wiring layer
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年４月８日[Submission date] April 8, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of code
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【符号の説明】 １ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓコレクタ層 ３ ｐ型ＧａＡｓベース層 ４ ｎ型ＡｌＧａＡｓエミッタ層 ５ ＩｎＧａＡｓエミッタキャップ層 ６ プロトンイオン注入ダメージ層 ７ 第１のエミッタ電極 ８ ＳｉＯ2 側壁 ９ 第２のエミッタ電極 １０ ベース電極 １１ コレクタ電極 １２ 絶縁膜 １３ コレクタ配線層 １４ エミッタ配線層[Description of Reference Signs] 1 semi-insulating GaAs substrate 2 n-type GaAs collector layer 3 p-type GaAs base layer 4 n-type AlGaAs emitter layer 5 InGaAs emitter cap layer 6 proton ion implantation damage layer 7 first emitter electrode 8 SiO 2 sidewall 9 Second Emitter Electrode 10 Base Electrode 11 Collector Electrode 12 Insulating Film 13 Collector Wiring Layer 14 Emitter Wiring Layer
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/44 Ｇ 7738−4Ｍ Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 29/44 G 7738-4M
Claims (1)
造方法において、コレクタ（またはエミッタ）、ベー
ス、エミッタ（またはコレクタ）の各層をエピタキシャ
ル成長により形成する工程と、前記エミッタ（またはコ
レクタ）の表面上に高融点金属からなる第１のエミッタ
（またはコレクタ）電極をエッチングによって形成する
工程と、絶縁膜の加工におけるエッチングに対する耐性
が高く、かつ前記ベース表面上に形成されるベース電極
と同種である金属膜からなる第２のエミッタ（またはコ
レクタ）電極を形成する工程と、前記エミッタ（または
コレクタ）電極をふくむ領域の上面を絶縁膜で覆う工程
と、エッチングにより前記エミッタ（またはコレクタ）
電極の上面を選択的に露出させる工程と、前記エミッタ
（またはコレクタ）電極の露出面にエミッタ（またはコ
レクタ）配線層を形成する工程とを含むことを特徴とす
る半導体装置用電極の製造方法。1. A method for manufacturing an electrode of a semiconductor device having a mesa shape, a step of forming each layer of a collector (or emitter), a base, and an emitter (or collector) by epitaxial growth, and a surface of the emitter (or collector). A step of forming a first emitter (or collector) electrode made of refractory metal by etching, and a metal having a high resistance to etching in processing an insulating film and being the same kind as the base electrode formed on the base surface. Forming a second emitter (or collector) electrode made of a film, covering an upper surface of a region including the emitter (or collector) electrode with an insulating film, and etching the emitter (or collector)
A method of manufacturing an electrode for a semiconductor device, comprising: selectively exposing an upper surface of an electrode; and forming an emitter (or collector) wiring layer on an exposed surface of the emitter (or collector) electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4646592A JPH05251461A (en) | 1992-03-04 | 1992-03-04 | Manufacture of semiconductor device electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4646592A JPH05251461A (en) | 1992-03-04 | 1992-03-04 | Manufacture of semiconductor device electrode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251461A true JPH05251461A (en) | 1993-09-28 |
Family
ID=12747921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4646592A Pending JPH05251461A (en) | 1992-03-04 | 1992-03-04 | Manufacture of semiconductor device electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251461A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135241A (en) * | 1993-11-11 | 1995-05-23 | Nec Corp | Semiconductor device and evaluation method thereof |
-
1992
- 1992-03-04 JP JP4646592A patent/JPH05251461A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135241A (en) * | 1993-11-11 | 1995-05-23 | Nec Corp | Semiconductor device and evaluation method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |