JPH05243947A - Gto thyristor gate drive circuit - Google Patents

Gto thyristor gate drive circuit

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JPH05243947A
JPH05243947A JP4041000A JP4100092A JPH05243947A JP H05243947 A JPH05243947 A JP H05243947A JP 4041000 A JP4041000 A JP 4041000A JP 4100092 A JP4100092 A JP 4100092A JP H05243947 A JPH05243947 A JP H05243947A
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gate
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gto thyristor
reverse bias
pulse
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正光 熊澤
Nobuhiro Kurio
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Abstract

PURPOSE:To surely turn off a GTO thyristor, and in addition, to reduce loss at the time of turning off the GTO thyristor. CONSTITUTION:An off-gate control circuit 11 to generate the first gate reverse biasing pulse of definite time width in response to an off command is provided, and a voltage divider 6 to detect the voltage VAK between an anode and a cathode of the GTO thyristor 1 is provided, and an extended off-gate control circuit 13 to compare the detected voltage by this voltage divider 6 with prescribed threshold voltage and output a second gate reverse biasing pulse when the detected voltage exceeds the threshold voltage is provided. Then, an off-gate circuit 12 to supply high gate reverse biasing voltage to the GTO thyristor 1 during the generation period of the first gate reverse biasing pulse and the generation period of the second gate reverse biasing pulse is provided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、GTOサイリスタゲ
ート駆動回路に関するもので、特にGTOサイリスタ
(ゲートターンオフサイリスタ)をオフ駆動するための
ゲートパルス(オフパルス)を形成する部分の構成に係
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a GTO thyristor gate drive circuit, and more particularly to the structure of a portion for forming a gate pulse (off pulse) for turning off a GTO thyristor (gate turn-off thyristor).

【0002】[0002]

【従来の技術】従来のGTOサイリスタゲート駆動回路
は、オンパルスおよびオフパルスを所定のタイミングで
GTOサイリスタのゲートに加えるのに、GTOサイリ
スタのアノード・カソード間電圧およびGTOサイリス
タに並列接続したスナバ回路のスナバコンデンサの端子
電圧を検出し、これらの電圧を参照して、制御回路から
のオンオフ指令値に対して最小オンタイム、最小オフタ
イムを考慮した補正を行い、またデッドタイムの付加処
理等を施し、GTOサイリスタのゲートにオンパルス,
オフパルスとして加えてGTOサイリスタをドライブす
るようになっている。
2. Description of the Related Art A conventional GTO thyristor gate drive circuit applies an on-pulse and an off-pulse to a gate of a GTO thyristor at a predetermined timing, and a voltage between an anode and a cathode of the GTO thyristor and a snubber circuit of a snubber circuit connected in parallel to the GTO thyristor. By detecting the terminal voltage of the capacitor and referring to these voltages, the on / off command value from the control circuit is corrected considering the minimum on-time and the minimum off-time, and the dead time is added. On-pulse to the gate of GTO thyristor,
It is designed to drive a GTO thyristor in addition to an off pulse.

【0003】特に、GTOサイリスタゲート駆動回路に
おいて、GTOサイリスタをターンオフさせる回路(大
きな電力を必要とする高い逆バイアスを与える回路)
は、制御回路からオフ指令に従ってGTOサイリスタを
ターンオフさせるための高い逆バイアス電圧を加える。
この際、直前にオン指令からの経過時間を検出し、最小
オンタイムを確保した上でGTOサイリスタをターンオ
フさせるための高い逆バイアス電圧を加えることにな
る。
In particular, in the GTO thyristor gate drive circuit, a circuit for turning off the GTO thyristor (a circuit for giving a high reverse bias which requires a large amount of power).
Applies a high reverse bias voltage for turning off the GTO thyristor according to the off command from the control circuit.
At this time, the elapsed time from the ON command is detected immediately before, a high reverse bias voltage for turning off the GTO thyristor is applied after securing the minimum ON time.

【0004】図4はそのような従来のGTOサイリスタ
ゲート駆動回路の構成を示すブロック図である。図4に
おいて、1は例えばパルス幅変調インバータのスイッチ
ング素子として使用されているGTOサイリスタであ
る。2はGTOサイリスタ1に並列接続したスナバ回路
で、スナバコンデンサ3,ダイオード4および抵抗5よ
りなる。6はGTOサイリスタ1のアノード・カソード
間電圧VAKを検出するための分圧器、7はスナバコンデ
ンサ3の端子電圧VCSを検出するための分圧器である。
FIG. 4 is a block diagram showing the structure of such a conventional GTO thyristor gate drive circuit. In FIG. 4, reference numeral 1 denotes a GTO thyristor used as a switching element of a pulse width modulation inverter, for example. Reference numeral 2 is a snubber circuit connected in parallel with the GTO thyristor 1, and comprises a snubber capacitor 3, a diode 4 and a resistor 5. 6 is a voltage divider for detecting the anode-cathode voltage V AK of the GTO thyristor 1, and 7 is a voltage divider for detecting the terminal voltage V CS of the snubber capacitor 3.

【0005】VGKはGTOサイリスタ1のゲート・カソ
ード間電圧、IT はGTOサイリスタ1のアノード電
流、IG はGTOサイリスタ1のゲート電流である。V
AK′はアノード・カソード間電圧検出信号、VCS′はス
ナバコンデンサ電圧検出信号である。インターフェース
回路8は、制御回路(図示せず)からの例えばパルス幅
変調されたパルス列とアノード・カソード間電圧検出信
号VAK′およびスナバコンデンサ電圧検出信号VCS′と
が入力され、アノード・カソード間電圧検出信号VAK
およびスナバコンデンサ電圧検出信号VCS′に基づいて
パルス列の通過を制御する。つまり、アノード・カソー
ド間電圧検出信号VAK′およびスナバコンデンサ電圧検
出信号VCS′によってGTOサイリスタ1がどのような
状態にあるかを判定し、GTOサイリスタをオンにして
もよいときには制御回路からのオン指令を通過させ、ま
た、GTOサイリスタをオフにしてもよいときには制御
回路からのオフ指令を通過させる。なお、インターフェ
ース回路8の出力信号としては、ハイレベルの信号がオ
ン指令に相当し、ローレベルの信号がオフ指令に相当す
る。
V GK is a gate-cathode voltage of the GTO thyristor 1, I T is an anode current of the GTO thyristor 1, and I G is a gate current of the GTO thyristor 1. V
AK 'is the anode-cathode voltage detection signal, V CS' is a snubber capacitor voltage detection signal. The interface circuit 8 receives, for example, a pulse-width-modulated pulse train from a control circuit (not shown), an anode-cathode voltage detection signal V AK ′, and a snubber capacitor voltage detection signal V CS ′, and receives an anode-cathode voltage. Voltage detection signal V AK
And the passage of the pulse train is controlled based on the snubber capacitor voltage detection signal V CS ′. That is, the state of the GTO thyristor 1 is judged by the anode-cathode voltage detection signal V AK ′ and the snubber capacitor voltage detection signal V CS ′, and when the GTO thyristor may be turned on, the control circuit outputs a signal. The on command is passed, and when the GTO thyristor may be turned off, the off command from the control circuit is passed. As the output signal of the interface circuit 8, a high level signal corresponds to an ON command, and a low level signal corresponds to an OFF command.

【0006】オンゲートコントロール回路9は、インタ
ーフェース回路8のオン指令信号に対して最小オンタイ
ムを確保する処理を行う。オンゲート回路10は、オン
ゲートコントロール回路9の出力信号に従ってGTOサ
イリスタ1のゲート・カソード間にオンパルスを与え
て、GTOサイリスタ1をターンオンさせる。オフゲー
トコントロール回路11は、インターフェース回路8の
オフ指令信号に対して最小オフタイムを確保する処理を
行う。オフゲート回路12はオンゲートコントロール回
路11の出力信号に従ってGTOサイリスタ1のゲート
・カソード間にオフパルスを与えて、GTOサイリスタ
1をターンオフさせる。
The on-gate control circuit 9 performs processing for ensuring a minimum on-time for the on-command signal of the interface circuit 8. The on-gate circuit 10 turns on the GTO thyristor 1 by applying an on-pulse between the gate and the cathode of the GTO thyristor 1 according to the output signal of the on-gate control circuit 9. The off-gate control circuit 11 performs processing for ensuring a minimum off-time for the off command signal of the interface circuit 8. The off-gate circuit 12 applies an off-pulse between the gate and cathode of the GTO thyristor 1 according to the output signal of the on-gate control circuit 11 to turn off the GTO thyristor 1.

【0007】以上のように、GTOサイリスタ1にオン
パルスおよびオフパルスを最小オンタイム,最小オフタ
イムを確保し、かつデッドタイムを設けた状態でオンオ
フ駆動することにより、例えばPWMインバータの場合
には、目標波形をインバータの出力端に得ることができ
る。
[0007] As described above, by driving the GTO thyristor 1 with on-pulses and off-pulses having a minimum on-time and a minimum off-time and being driven on-off with a dead time provided, for example, in the case of a PWM inverter, the target The waveform can be obtained at the output of the inverter.

【0008】[0008]

【発明が解決しようとする課題】上記のようなGTOサ
イリスタを用いたインバータ装置において、負荷が誘導
性負荷である場合、GTOサイリスタ1の遮断時の電圧
上昇率つまりオフ電圧上昇率は、スナバコンデンサ3が
充電される速度、つまり負荷電流の大きさによって決ま
る。このため、負荷電流の零点付近(インバータが回生
モードから力行モードへ移行するところ)においてGT
Oサイリスタ1のターンオフ時のアノード・カソード間
電圧(以下、オフ電圧という)の上昇率が最も小さくな
り、ターンオフ時のオフ電圧も最も低くなる。
In the inverter device using the GTO thyristor as described above, when the load is an inductive load, the voltage increase rate when the GTO thyristor 1 is cut off, that is, the off voltage increase rate, is the snubber capacitor. It depends on the speed at which 3 is charged, that is, the magnitude of the load current. Therefore, when the load current is near the zero point (where the inverter shifts from the regenerative mode to the power running mode), the GT
The increase rate of the anode-cathode voltage (hereinafter, referred to as off voltage) at the time of turn-off of the O thyristor 1 becomes the smallest, and the off voltage at the time of turn-off also becomes the lowest.

【0009】GTOサイリスタ1は、オフ電圧が低くな
る条件でターンオフさせると、ターンオフの際にアノー
ド電流が完全には零にならないで微小電流としてとして
継続的に流れる期間(テイル電流期間という)が長くな
る。このため、GTOサイリスタゲート駆動回路では、
いかなる状態でもGTOサイリスタ1を確実にターンオ
フさせるために、オフ電圧が低い点でのターンオフ時の
テイル電流通電期間に相当する時間だけ、GTOサイリ
スタ1に高い逆バイアス電圧(オフパルス)を継続して
与えることが必要となる。この結果、GTOサイリスタ
ゲート駆動回路の損失が大きいという問題があった。
When the GTO thyristor 1 is turned off under the condition that the off-voltage becomes low, the anode current does not completely become zero at the time of turn-off, but a period (a tail current period) that continuously flows as a minute current is long. Become. Therefore, in the GTO thyristor gate drive circuit,
In order to surely turn off the GTO thyristor 1 in any state, a high reverse bias voltage (off pulse) is continuously applied to the GTO thyristor 1 for a time corresponding to the tail current conduction period at turn-off at a low off-voltage. Will be required. As a result, there is a problem that the GTO thyristor gate drive circuit has a large loss.

【0010】したがって、この発明の目的は、GTOサ
イリスタを確実にターンオフさせることができ、しかも
GTOサイリスタをターンオフさせる際の損失を低減す
ることができるGTOサイリスタゲート駆動回路を提供
することである。
Therefore, an object of the present invention is to provide a GTO thyristor gate drive circuit which can surely turn off the GTO thyristor and can reduce loss when turning off the GTO thyristor.

【0011】[0011]

【課題を解決するための手段】この発明のGTOサイリ
スタゲート駆動回路は、オフ指令に応答して一定時間幅
の第1のゲート逆バイアス用パルスを発生するオフゲー
トコントロール回路を設け、GTOサイリスタのアノー
ド・カソード間電圧もしくはGTOサイリスタに並列接
続されたスナバ回路のスナバコンデンサの端子電圧を検
出する電圧検出手段を設け、この電圧検出手段による検
出電圧を所定のしきい値電圧と比較し検出電圧がしきい
値電圧を超えた時に一定時間幅の第2のゲート逆バイア
ス用パルスを発生する延長オフゲートコントロール回路
を設けている。そして、第1のゲート逆バイアス用パル
スの発生期間中および第2のゲート逆バイアス用パルス
の発生期間中にGTOサイリスタに高いゲート逆バイア
ス用電圧を与えるオフゲート回路を設けている。
The GTO thyristor gate drive circuit of the present invention is provided with an off-gate control circuit for generating a first gate reverse bias pulse having a constant time width in response to an off command, and the GTO thyristor gate drive circuit is provided. A voltage detection means for detecting the voltage between the anode and the cathode or the terminal voltage of the snubber capacitor of the snubber circuit connected in parallel with the GTO thyristor is provided, and the detection voltage by this voltage detection means is compared with a predetermined threshold voltage to detect An extended off-gate control circuit is provided which generates a second gate reverse bias pulse having a constant time width when the threshold voltage is exceeded. An off-gate circuit that provides a high gate reverse bias voltage to the GTO thyristor is provided during the generation period of the first gate reverse bias pulse and the generation period of the second gate reverse bias pulse.

【0012】[0012]

【作用】この発明の構成によれば、第2のゲート逆バイ
アス用パルスは、GTOサイリスタのアノード・カソー
ド間電圧もしくはスナバコンデンサの端子電圧が所定の
しきい値を超えた時点から発生することになる。なお、
スナバコンデンサの端子電圧でもよいのは、GTOサイ
リスタのアノード・カソード間電圧と略同じように変化
するからである。
According to the configuration of the present invention, the second gate reverse bias pulse is generated when the anode-cathode voltage of the GTO thyristor or the terminal voltage of the snubber capacitor exceeds a predetermined threshold value. Become. In addition,
The terminal voltage of the snubber capacitor may be used because it changes in substantially the same manner as the anode-cathode voltage of the GTO thyristor.

【0013】このため、GTOサイリスタのアノード・
カソード間電圧の立ち上がり勾配が大きくテイル電流期
間が短いときは、第1のゲート逆バイアス用パルスの発
生期間と第2のゲート逆バイアス用パルスとの重なり期
間が長く、全体としてGTOサイリスタに高いゲート逆
バイアス用電圧が与えられる期間は短い。また、GTO
サイリスタのアノード・カソード間電圧の立ち上がり勾
配が小さくなると、テイル電流期間も長くなるが、それ
に応じて第2のゲート逆バイアス用パルスの発生開始時
点が遅れることになり、第1のゲート逆バイアス用パル
スの発生期間と第2のゲート逆バイアス用パルスとの重
なり期間が短くなり、全体としてGTOサイリスタに高
いゲート逆バイアス用電圧が与えられる期間は長くな
る。
Therefore, the anode of the GTO thyristor
When the rising slope of the cathode-to-cathode voltage is large and the tail current period is short, the generation period of the first gate reverse bias pulse and the second gate reverse bias pulse overlap for a long period of time, and the GTO thyristor as a whole has a high gate. The period in which the reverse bias voltage is applied is short. Also, GTO
When the rising gradient of the voltage between the anode and the cathode of the thyristor becomes smaller, the tail current period also becomes longer, but the generation start time of the second gate reverse bias pulse is delayed accordingly, and the first gate reverse bias The overlapping period of the pulse generation period and the second gate reverse bias pulse becomes short, and the period in which the high gate reverse bias voltage is applied to the GTO thyristor becomes long as a whole.

【0014】つまり、GTOサイリスタのアノード・カ
ソード間電圧が高くテイル電流期間が短いときはGTO
サイリスタに高いゲート逆バイアス用電圧が与えられる
期間は短く、GTOサイリスタのアノード・カソード間
電圧が低くなってテイル電流期間が長くなるにつれてG
TOサイリスタに高いゲート逆バイアス用電圧が与えら
れる期間も長くなる。したがって、GTOサイリスタの
ターンオフを確実に行うことができ、しかもGTOサイ
リスタをターンオフさせる際の損失を低減することがで
きる。
That is, when the anode-cathode voltage of the GTO thyristor is high and the tail current period is short, the GTO
The period in which a high gate reverse bias voltage is applied to the thyristor is short, and as the anode-cathode voltage of the GTO thyristor becomes lower and the tail current period becomes longer, G
The period in which the high gate reverse bias voltage is applied to the TO thyristor also becomes long. Therefore, the GTO thyristor can be surely turned off, and the loss at the time of turning off the GTO thyristor can be reduced.

【0015】[0015]

【実施例】この発明の一実施例を図1ないし図4に基づ
いて説明する。このGTOサイリスタゲート駆動回路
は、図1に示すように、図4の構成に、延長オフゲート
コントロール回路13とオア回路14とを追加したもの
で、その他の構成は図4と同様である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 1, this GTO thyristor gate drive circuit is obtained by adding an extended off-gate control circuit 13 and an OR circuit 14 to the configuration of FIG. 4, and other configurations are similar to those of FIG.

【0016】延長オフゲートコントロール回路13は、
タイマ回路(ワンショット回路等)15と比較器16と
しきい値電圧設定用の可変電圧源17とからなる。可変
電圧源17によるしきい値電圧は、アノード・カソード
間電圧VAKに対するしきい値電圧Vcompに対し分圧器6
による分圧比VAK′/VAKを乗じたもの、つまり
co mp′としている。
The extended off-gate control circuit 13 is
It comprises a timer circuit (one-shot circuit or the like) 15, a comparator 16 and a variable voltage source 17 for setting a threshold voltage. The threshold voltage by the variable voltage source 17 is divided by the voltage divider 6 with respect to the threshold voltage V comp with respect to the anode-cathode voltage V AK .
'Multiplied by the / V AK, i.e. V co mp' division ratio V AK by is set to.

【0017】この延長オフゲートコントロール回路13
においては、インターフェース回路8からオフ指令信号
が与えられたときに、タイマ回路15が動作可能とな
る。そして、電圧検出手段である分圧器6から得られる
アノード・カソード間電圧検出信号VAK′が比較器16
に入力され、比較器16にてしきい値電圧Vcomp′と比
較される。
This extended off-gate control circuit 13
In the above, the timer circuit 15 becomes operable when the off command signal is given from the interface circuit 8. Then, the anode-cathode voltage detection signal V AK ′ obtained from the voltage divider 6 which is the voltage detection means is converted into the comparator 16
And is compared with the threshold voltage V comp ′ by the comparator 16.

【0018】アノード・カソード間電圧検出信号VAK
がしきい値電圧Vcomp′を超えた時の比較器16の出力
でタイマ回路15をトリガすることなり、オフゲートコ
ントロール回路11から出力される例えば第1のゲート
逆バイアス用パルスと同じパルス幅(50μs程度)の
第2のゲート逆バイアス用パルスを発生する。この延長
オフゲートコントロール回路13から出力される第2の
ゲート逆バイアス用パルスは、オア回路14でオフゲー
トコントロール回路11から出力される第1のゲート逆
バイアス用パルスと合成されてオフゲート回路12へ供
給される。
Anode-cathode voltage detection signal V AK
When the voltage exceeds the threshold voltage V comp ′, the timer circuit 15 is triggered by the output of the comparator 16, and the pulse width is the same as that of the first gate reverse bias pulse output from the off-gate control circuit 11, for example. A second gate reverse bias pulse (about 50 μs) is generated. The second gate reverse bias pulse output from the extended off-gate control circuit 13 is combined with the first gate reverse bias pulse output from the off-gate control circuit 11 in the OR circuit 14 to the off-gate circuit 12. Supplied.

【0019】この結果、オフゲート回路12からGTO
サイリスタ1へは、第1のゲート逆バイアス用パルスお
よび第2のゲート逆バイアス用パルスの少なくとも一方
の発生期間中、高いゲート逆バイアス用電圧が与えられ
ることになる。上記のように、第1および第2のゲート
逆バイアス用パルスを発生させて、それら論理和信号に
応答してオフゲート回路12にてGTOサイリスタ1に
高いゲート逆バイアス用電圧を加えるようにしたので、
GTOサイリスタ1のアノード・カソード間電圧VAK
立ち上がり勾配が大きくテイル電流期間が短いときは、
第1のゲート逆バイアス用パルスの発生期間と第2のゲ
ート逆バイアス用パルスとの重なり期間が長く、全体と
してGTOサイリスタ1に高いゲート逆バイアス用電圧
が与えられる期間は短い。
As a result, the off gate circuit 12 causes the GTO
The high gate reverse bias voltage is applied to the thyristor 1 during the generation period of at least one of the first gate reverse bias pulse and the second gate reverse bias pulse. As described above, the first and second gate reverse bias pulses are generated, and the high gate reverse bias voltage is applied to the GTO thyristor 1 in the off gate circuit 12 in response to the OR signal. ,
When the anode-cathode voltage V AK of the GTO thyristor 1 has a large rising slope and a short tail current period,
The period in which the first gate reverse bias pulse is generated and the second gate reverse bias pulse overlap each other is long, and the period in which the high gate reverse bias voltage is applied to the GTO thyristor 1 is short as a whole.

【0020】また、GTOサイリスタ1のアノード・カ
ソード間電圧VAKの立ち上がり勾配が小さくなると、テ
イル電流期間も長くなるが、それに応じて第2のゲート
逆バイアス用パルスの発生開始時点が遅れることにな
り、第1のゲート逆バイアス用パルスの発生期間と第2
のゲート逆バイアス用パルスとの重なり期間が短くな
り、全体としてGTOサイリスタ1に高いゲート逆バイ
アス用電圧が与えられる期間は長くなる。
Further, when the rising gradient of the anode-cathode voltage V AK of the GTO thyristor 1 becomes smaller, the tail current period becomes longer, but the generation start time point of the second gate reverse bias pulse is delayed accordingly. The first gate reverse bias pulse generation period and the second
The period of overlap with the gate reverse bias pulse of is shortened, and the period in which a high gate reverse bias voltage is applied to the GTO thyristor 1 is long as a whole.

【0021】つまり、GTOサイリスタ1のアノード・
カソード間電圧VAKが高くテイル電流期間が短いときは
GTOサイリスタ1に高いゲート逆バイアス用電圧が与
えられる期間は短く、GTOサイリスタ1のアノード・
カソード間電圧VAKが低くなってテイル電流期間が長く
なるにつれてGTOサイリスタ1に高いゲート逆バイア
ス用電圧が与えられる期間も長くなる。したがって、G
TOサイリスタ1のターンオフを確実に行うことがで
き、しかもGTOサイリスタ1をターンオフさせる際の
損失を低減することができる。
That is, the anode of the GTO thyristor 1
When the cathode-to-cathode voltage V AK is high and the tail current period is short, the period in which the high gate reverse bias voltage is applied to the GTO thyristor 1 is short, and the GTO thyristor 1 anode
As the cathode voltage V AK becomes lower and the tail current period becomes longer, the period in which the high gate reverse bias voltage is applied to the GTO thyristor 1 also becomes longer. Therefore, G
The TO thyristor 1 can be surely turned off, and the loss at the time of turning off the GTO thyristor 1 can be reduced.

【0022】上記以外の点については従来例と同様であ
る。図2にGTOサイリスタ1のオフ電圧が比較的高
く、テイル電流期間が短い場合の各部のタイムチャート
を示す。図2(a)にはインターフェース回路8の出力
信号を示している。図2(b)には、GTOサイリスタ
1のゲート・カソード間電圧VGK(実線)とゲート電流
G (破線)とを示している。電圧VA は−十数V(例
えば−15V程度)であり、電圧VB は−数V(例えば
−3V程度)である。GTOサイリスタをターンオフさ
せるための高いゲート逆バイアス電圧とは電圧VA を意
味する。
The points other than the above are the same as those of the conventional example. FIG. 2 shows a time chart of each part when the off-voltage of the GTO thyristor 1 is relatively high and the tail current period is short. FIG. 2A shows the output signal of the interface circuit 8. FIG. 2B shows the gate-cathode voltage V GK (solid line) and the gate current I G (broken line) of the GTO thyristor 1. The voltage V A is −several tens V (for example, about −15 V), and the voltage V B is −several V (for example, about −3 V). The high gate reverse bias voltage for turning off the GTO thyristor means the voltage V A.

【0023】図2(c)には、GTOサイリスタ1のア
ノード・カソード間電圧VAK(実線)とアノード電流I
T (破線)とを示している。TL1 はテイル電流期間で
あり、Pはしきい値電圧Vcompの設定範囲を示してい
る。図2(d)には、オフゲートコントロール回路11
から出力される第1のゲート逆バイアス用パルス(ハイ
レベル)を示し、そのパルス幅T1 は例えば50μsに
設定される。
FIG. 2C shows the anode-cathode voltage V AK (solid line) and the anode current I of the GTO thyristor 1.
T (dashed line). TL 1 is the tail current period, and P is the setting range of the threshold voltage V comp . FIG. 2D shows the off-gate control circuit 11
The first gate reverse bias pulse (high level) output from the pulse width T 1 is set to, for example, 50 μs.

【0024】図2(e)には、延長オフゲートコントロ
ール回路13から出力される第2のゲート逆バイアス用
パルス(ハイレベル)を示し、そのパルス幅T2 は例え
ば50μsに設定される。この第2のゲート逆バイアス
用パルスの発生開始時点は、GTOサイリスタ1のアノ
ード・カソード間電圧VAKがしきい値電圧Vcompを超え
た時点である。
FIG. 2E shows a second gate reverse bias pulse (high level) output from the extended off gate control circuit 13, and its pulse width T 2 is set to 50 μs, for example. The generation start time of this second gate reverse bias pulse is the time when the anode-cathode voltage V AK of the GTO thyristor 1 exceeds the threshold voltage V comp .

【0025】図2(f)には、オフゲート回路12への
入力信号を示し、同図(d),(e)の波形を合成した
ものとなっている。図3にGTOサイリスタ1のオフ電
圧が比較的高く、テイル電流期間が短い場合の各部のタ
イムチャートを示す。図3(a)にはインターフェース
回路8の出力信号を示している。
FIG. 2F shows an input signal to the off-gate circuit 12, which is a combination of the waveforms shown in FIGS. 2D and 2E. FIG. 3 shows a time chart of each part when the off-voltage of the GTO thyristor 1 is relatively high and the tail current period is short. FIG. 3A shows the output signal of the interface circuit 8.

【0026】図3(b)には、GTOサイリスタ1のゲ
ート・カソード間電圧VGK(実線)とゲート電流I
G (破線)とを示している。図3(c)には、GTOサ
イリスタ1のアノード・カソード間電圧VAK(実線)と
アノード電流IT (破線)とを示している。TL2 はテ
イル電流期間であり、GTOサイリスタ1のアノード・
カソード間電圧VAKの立ち上がり勾配が小さいことか
ら、図2(c)のテイル電流期間TL1 に比べて長くな
っている。
In FIG. 3B, the gate-cathode voltage V GK (solid line) and the gate current I of the GTO thyristor 1 are shown.
G (dashed line). FIG. 3C shows the anode-cathode voltage V AK (solid line) and the anode current I T (broken line) of the GTO thyristor 1. TL 2 is the tail current period, which is the anode of GTO thyristor 1.
Since the rising gradient of the inter-cathode voltage V AK is small, it is longer than the tail current period TL 1 in FIG. 2C.

【0027】図3(d)には、オフゲートコントロール
回路11から出力される第1のゲート逆バイアス用パル
ス(ハイレベル)を示し、図2(d)とまったく同じタ
イミングでかつ同じパルス幅で発生する。図3(e)に
は、延長オフゲートコントロール回路13から出力され
る第2のゲート逆バイアス用パルス(ハイレベル)を示
し、この第2のゲート逆バイアス用パルスの発生開始時
点は、GTOサイリスタ1のアノード・カソード間電圧
AKがしきい値電圧Vcompを超えた時点であるので、図
2(e)よりは遅れている。パルス幅は図2(e)と同
様である。
FIG. 3D shows an off-gate control.
The first gate reverse bias pulse output from the circuit 11
Shows the same level (high level) and is exactly the same as in Fig. 2 (d).
It occurs with the same pulse width. In Figure 3 (e)
Is output from the extension off gate control circuit 13.
2nd gate reverse bias pulse (high level)
At the start of generation of this second gate reverse bias pulse
The point is the voltage between the anode and cathode of GTO thyristor 1.
V AKIs the threshold voltage VcompSince it is the time when the
It is behind 2 (e). The pulse width is the same as in Fig. 2 (e).
It is like.

【0028】図3(f)には、オフゲート回路12への
入力信号を示し、同図(d),(e)の波形を合成した
ものとなっており、第2のゲート逆バイアス用パルスの
発生開始時点が図2(e)よりも遅れているので、合成
パルス幅は図2(f)に比べて長くなっている。つま
り、オフゲート回路12へ入力されるパルス信号のパル
ス幅は、T1 からT1 +T2 の範囲で、GTOサイリス
タ1のアノード・カソード電圧VAKの立ち上がり勾配に
応じて変化する。なお、第1のゲート逆バイアス用パル
スのパルス幅は、アノード・カソード電圧VAKの立ち上
がりが急峻なときに必要な長さに設定し、第2のゲート
逆バイアス用パルスの長さは、GTOサイリスタ1のア
ノード・カソード電圧VAKがしきい値電圧Vcompを超え
た後のテイル電流期間の長さを考慮して設定する。
FIG. 3 (f) shows an input signal to the off-gate circuit 12, which is a combination of the waveforms shown in FIGS. 3 (d) and 3 (e). Since the generation start time is later than that in FIG. 2 (e), the synthetic pulse width is longer than that in FIG. 2 (f). That is, the pulse width of the pulse signal input to the off-gate circuit 12 changes in the range of T 1 to T 1 + T 2 according to the rising slope of the anode-cathode voltage V AK of the GTO thyristor 1. The pulse width of the first gate reverse bias pulse is set to a length necessary when the anode / cathode voltage V AK rises steeply, and the second gate reverse bias pulse has a length of GTO. It is set in consideration of the length of the tail current period after the anode-cathode voltage V AK of the thyristor 1 exceeds the threshold voltage V comp .

【0029】なお、上記実施例では、第2のゲート逆バ
イアス用パルスは、GTOサイリスタのアノード・カソ
ード間電圧VAKがしきい値Vcompを超えた時点から発生
させるようにしたが、スナバコンデンサ3の端子電圧V
CSも、GTOサイリスタ1のアノード・カソード間電圧
AKと略同じように変化するので、比較対象としては、
GTOサイリスタのアノード・カソード間電圧VAKだけ
でなく、スナバコンデンサ3の端子電圧VCSであっても
よい。
In the above embodiment, the second gate reverse bias pulse is generated when the anode-cathode voltage V AK of the GTO thyristor exceeds the threshold value V comp , but the snubber capacitor is used. 3 terminal voltage V
Since CS also changes in substantially the same manner as the anode-cathode voltage V AK of the GTO thyristor 1, as a comparison target,
Not only the anode-cathode voltage V AK of the GTO thyristor, but also the terminal voltage V CS of the snubber capacitor 3 may be used.

【0030】図4は、GTOサイリスタ1のターンオフ
時のアノード・カソード間電圧AKの変化とスナバコンデ
ンサ3の端子電圧VCSの変化とが類似していることを示
すタイムチャートである。図4(a)には、GTOサイ
リスタ1のターンオフ時のアノード・カソード間電圧AK
(実線)およびアノード電流IT (破線)を示す。同図
(b)には、GTOサイリスタ1のターンオフ時のスナ
バコンデンサ3の端子電圧VCS(実線)およびGTOサ
イリスタ1のアノード電流IT (破線)を示している。
FIG. 4 is a time chart showing that the change in the anode-cathode voltage AK when the GTO thyristor 1 is turned off and the change in the terminal voltage V CS of the snubber capacitor 3 are similar. FIG. 4A shows the anode-cathode voltage AK when the GTO thyristor 1 is turned off.
(Solid line) and anode current I T (dashed line) are shown. FIG. 2B shows the terminal voltage V CS (solid line) of the snubber capacitor 3 and the anode current I T (broken line) of the GTO thyristor 1 when the GTO thyristor 1 is turned off.

【0031】[0031]

【発明の効果】この発明のGTOサイリスタゲート駆動
回路によれば、GTOサイリスタのアノード・カソード
間電圧が高くテイル電流期間が短いときはGTOサイリ
スタに高いゲート逆バイアス用電圧が与えられる期間は
短く、GTOサイリスタのアノード・カソード間電圧が
低くなってテイル電流期間が長くなるにつれてGTOサ
イリスタに高いゲート逆バイアス用電圧が与えられる期
間も長くなるので、GTOサイリスタのターンオフを確
実に行うことができ、しかもGTOサイリスタをターン
オフさせる際の損失を低減することができる。
According to the GTO thyristor gate drive circuit of the present invention, when the anode-cathode voltage of the GTO thyristor is high and the tail current period is short, the period for applying a high gate reverse bias voltage to the GTO thyristor is short, As the anode-cathode voltage of the GTO thyristor becomes lower and the tail current period becomes longer, the period in which the high gate reverse bias voltage is applied to the GTO thyristor also becomes longer, so that the GTO thyristor can be reliably turned off. It is possible to reduce the loss when turning off the GTO thyristor.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例のGTOサイリスタゲート
駆動回路の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a GTO thyristor gate drive circuit according to an embodiment of the present invention.

【図2】図1のGTOサイリスタゲート駆動回路におけ
るGTOサイリスタのアノード・カソード間電圧の立ち
上がりが急な場合の動作を示す各部のタイムチャートで
ある。
2 is a time chart of each part showing the operation in the GTO thyristor gate drive circuit of FIG. 1 when the anode-cathode voltage of the GTO thyristor rises rapidly.

【図3】同じく図1のGTOサイリスタゲート駆動回路
におけるGTOサイリスタのアノード・カソード間電圧
の立ち上がりが緩やかな場合のの動作を示す各部のタイ
ムチャートである。
FIG. 3 is a time chart of each part showing the operation when the rise of the anode-cathode voltage of the GTO thyristor in the GTO thyristor gate drive circuit of FIG. 1 is gradual.

【図4】GTOサイリスタのアノード・カソード間電圧
とスナバコンデンサの端子電圧との関係を示すタイムチ
ャートである。
FIG. 4 is a time chart showing the relationship between the anode-cathode voltage of the GTO thyristor and the terminal voltage of the snubber capacitor.

【図5】GTOサイリスタゲート駆動回路の従来例の構
成を示すブロック図である。
FIG. 5 is a block diagram showing a configuration of a conventional example of a GTO thyristor gate drive circuit.

【符号の説明】[Explanation of symbols]

1 GTOサイリスタ 2 スナバ回路 3 スナバコンデンサ 4 ダイオード 5 抵抗 6 分圧器 7 分圧器 8 インターフェース回路 9 オンゲートコントロール回路 10 オンゲート回路 11 オフゲートコントロール回路 12 オフゲート回路 13 延長オフゲートコントロール回路 14 オア回路 15 タイマ回路 16 比較器 17 可変電圧源 1 GTO thyristor 2 snubber circuit 3 snubber capacitor 4 diode 5 resistor 6 voltage divider 7 voltage divider 8 interface circuit 9 on-gate control circuit 10 on-gate circuit 11 off-gate control circuit 12 off-gate circuit 13 extended off-gate control circuit 14 OR circuit 15 timer circuit 16 comparator 17 variable voltage source

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 オフ指令に応答して一定時間幅の第1の
ゲート逆バイアス用パルスを発生するオフゲートコント
ロール回路と、GTOサイリスタのアノード・カソード
間電圧もしくは前記GTOサイリスタに並列接続された
スナバ回路のスナバコンデンサの端子電圧を検出する電
圧検出手段と、この電圧検出手段による検出電圧を所定
のしきい値電圧と比較し前記検出電圧が前記しきい値電
圧を超えた時に一定時間幅の第2のゲート逆バイアス用
パルスを発生する延長オフゲートコントロール回路と、
前記第1のゲート逆バイアス用パルスの発生期間中およ
び第2のゲート逆バイアス用パルスの発生期間中に前記
GTOサイリスタにゲート逆バイアス用電圧を与えるオ
フゲート回路とを備えたGTOサイリスタゲート駆動回
路。
1. An off-gate control circuit for generating a first gate reverse bias pulse having a constant time width in response to an off command, and an anode-cathode voltage of a GTO thyristor or a snubber connected in parallel to the GTO thyristor. A voltage detection means for detecting the terminal voltage of the snubber capacitor of the circuit, and a detection voltage by the voltage detection means is compared with a predetermined threshold voltage, and when the detection voltage exceeds the threshold voltage, An extended off-gate control circuit for generating a pulse for reverse bias of gate 2;
A GTO thyristor gate drive circuit comprising: an off-gate circuit that applies a gate reverse bias voltage to the GTO thyristor during the generation period of the first gate reverse bias pulse and the generation period of the second gate reverse bias pulse.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020254222A1 (en) * 2019-06-19 2020-12-24 Robert Bosch Gmbh Circuit apparatus and method for controlling a secondary side of a direct voltage converter

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