JPH05243253A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH05243253A JPH05243253A JP4268592A JP4268592A JPH05243253A JP H05243253 A JPH05243253 A JP H05243253A JP 4268592 A JP4268592 A JP 4268592A JP 4268592 A JP4268592 A JP 4268592A JP H05243253 A JPH05243253 A JP H05243253A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、特にヘテロ
接合バイポーラトランジスタ及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a heterojunction bipolar transistor and its manufacturing method.
【０００２】[0002]
【従来の技術】従来、シリコン材料系のバイポーラトラ
ンジスタとしてホモ接合バイポーラトランジスタが広く
知られている。ホモ接合バイポーラトランジスタの周波
数特性を向上させるためには、ベース層を薄膜化するこ
とにより高速化を図っていたが、高速化のためにベース
層を薄膜化するとベース引出抵抗が増大してしまう。ベ
ース引出抵抗を減少させるために、ベース層の不純物濃
度を高くして低抵抗化することが考えられるが、ベース
層の不純物濃度を高くするとベースエミッタ接合におけ
るトンネル電流の増大を招き素子特性を劣化させてしま
う。2. Description of the Related Art Conventionally, a homojunction bipolar transistor is widely known as a silicon material type bipolar transistor. In order to improve the frequency characteristics of the homojunction bipolar transistor, the base layer is made thin to increase the speed, but if the base layer is made thin to increase the speed, the base extraction resistance increases. In order to reduce the base extraction resistance, it is conceivable to increase the impurity concentration of the base layer to lower the resistance. However, if the impurity concentration of the base layer is increased, the tunnel current at the base-emitter junction increases and the device characteristics deteriorate. I will let you.
【０００３】[0003]
【発明が解決しようとする課題】このように、従来のホ
モ接合バイポーラトランジスタを高速化しようとする
と、ベース抵抗が増大してしまったり、ベース抵抗を減
少させるために不純物濃度を高くするとベースエミッタ
接合におけるトンネル電流を増大させたりして、トラン
ジスタの素子特性を劣化させるという問題があった。As described above, when attempting to increase the speed of the conventional homojunction bipolar transistor, the base resistance increases, or if the impurity concentration is increased to decrease the base resistance, the base-emitter junction is formed. There is a problem that the device characteristics of the transistor are deteriorated by increasing the tunnel current in.
【０００４】本発明の目的は、高速動作させることがで
き、しかも電流利得の大きなシリコン材料系のバイポー
ラトランジスタ及びその製造方法を提供することにあ
る。An object of the present invention is to provide a silicon material type bipolar transistor which can be operated at high speed and has a large current gain, and a method for manufacturing the same.
【０００５】[0005]
【課題を解決するための手段】本発明の原理を図１を用
いて説明する。本発明のバイポーラトランジスタはシリ
コン材料系であるが、ベース層がシリコンとゲルマニウ
ムの混晶からなるヘテロ接合のバイポーラトランジスタ
である。すなわち、図１（ａ）に示すように、本発明の
バイポーラトランジスタは、シリコン又はシリコンカー
バイドからなるエミッタ層と、シリコンとゲルマニウム
の混晶からなるベース層と、シリコンからなるコレクタ
層とを有し、ベース層のゲルマニウムの組成比が、図１
（ｂ）に示すように、コレクタ層側からエミッタ層側に
向かって減少するように傾斜している。The principle of the present invention will be described with reference to FIG. The bipolar transistor of the present invention is a silicon material type, but is a heterojunction bipolar transistor whose base layer is composed of a mixed crystal of silicon and germanium. That is, as shown in FIG. 1A, the bipolar transistor of the present invention has an emitter layer made of silicon or silicon carbide, a base layer made of a mixed crystal of silicon and germanium, and a collector layer made of silicon. The composition ratio of germanium in the base layer is shown in FIG.
As shown in (b), it is inclined so as to decrease from the collector layer side toward the emitter layer side.
【０００６】また、本発明のバイポーラトランジスタで
は、ベース層のゲルマニウムの組成比は約２０％以下で
あることが望ましい。Further, in the bipolar transistor of the present invention, it is desirable that the composition ratio of germanium in the base layer is about 20% or less.
【０００７】[0007]
【作用】本発明によれば、ベース層のゲルマニウムの組
成比がコレクタ層側からエミッタ層側に向かって減少し
ているシリコンとゲルマニウムの混晶を用いるようにし
ているので、ベース層内に電界が発生してキャリアを加
速し、キャリアのベース走行時間を短縮することがで
き、高速動作が可能となる。According to the present invention, since a mixed crystal of silicon and germanium whose composition ratio of germanium in the base layer decreases from the collector layer side toward the emitter layer side is used, an electric field is generated in the base layer. Occurs, the carrier is accelerated, the base traveling time of the carrier can be shortened, and high-speed operation becomes possible.
【０００８】図２は、ベース層のエミッタ層側のゲルマ
ニウムの組成比が０％、１０％、２０％として、コレク
タ層側のゲルマニウムの組成比を０％から３０％に変化
させた場合のベース走行時間を示すグラフである。ベー
ス層の厚さは約１００ｎｍとする。なお、エミッタ層に
シリコンを用いた場合でもエミッタ層にシリコンカーバ
イドを用いた場合でも同じであるので共通のグラフとし
て示している。FIG. 2 shows a case where the composition ratio of germanium on the emitter layer side of the base layer is 0%, 10% and 20%, and the composition ratio of germanium on the collector layer side is changed from 0% to 30%. It is a graph which shows traveling time. The thickness of the base layer is about 100 nm. Note that the graph is shown as a common graph because it is the same whether silicon is used for the emitter layer or silicon carbide is used for the emitter layer.
【０００９】ベース層のコレクタ層側のゲルマニウムの
組成比が増加するとベース走行時間が短くなる傾向にあ
る。また、ベース層のエミッタ層側のゲルマニウムの組
成比が増加するとベース走行時間が長くなる傾向にあ
る。したがって、ベース層にゲルマニウムの組成比がコ
レクタ層側からエミッタ層側に向かって減少する傾斜が
大きくなるほどベース走行時間が短くなり、より高速で
の動作が可能となる。When the composition ratio of germanium on the collector layer side of the base layer is increased, the base transit time tends to be shortened. Further, when the composition ratio of germanium on the emitter layer side of the base layer increases, the base transit time tends to increase. Therefore, as the inclination of the composition ratio of germanium in the base layer decreasing from the collector layer side toward the emitter layer side becomes larger, the base transit time becomes shorter, and higher speed operation becomes possible.
【００１０】また、本発明によれば、エミッタ層にシリ
コンカーバイドを用いることにより、ベース層の低抵抗
化のためにベース不純物濃度が高くなった場合でも、エ
ミッタ層の禁制帯幅が広いためにトンネル電流の増加を
抑えることができる。したがって、本発明によれば、バ
イポーラトランジスタの電流利得は、ベース層内の電界
に比例し、ベース層とエミッタ層間の禁制帯幅の差に応
じて指数関数的に増大するので、非常に高い電流利得を
得ることができる。Further, according to the present invention, by using silicon carbide for the emitter layer, the forbidden band width of the emitter layer is wide even if the base impurity concentration is increased to lower the resistance of the base layer. An increase in tunnel current can be suppressed. Therefore, according to the present invention, the current gain of the bipolar transistor is proportional to the electric field in the base layer and exponentially increases according to the difference in the forbidden band width between the base layer and the emitter layer, so that a very high current is obtained. Gain can be obtained.
【００１１】図３は、ベース層のエミッタ層側のゲルマ
ニウムの組成比が０％、１０％、２０％として、コレク
タ層側のゲルマニウムの組成比を０％から３０％に変化
させた場合の電流利得を従来のホモ接合バイポーラトラ
ンジスタの電流利得との比として示したグラフである。
エミッタ層にシリコンを用いた場合を破線で示し、エミ
ッタ層にシリコンカーバイドを用いた場合を実線で示し
ている。FIG. 3 shows the current when the composition ratio of germanium on the emitter layer side of the base layer is 0%, 10% and 20% and the composition ratio of germanium on the collector layer side is changed from 0% to 30%. It is the graph which showed gain as a ratio with the current gain of the conventional homojunction bipolar transistor.
A broken line shows the case where silicon is used for the emitter layer, and a solid line shows the case where silicon carbide is used for the emitter layer.
【００１２】エミッタ層にシリコンカーバイドを用いた
場合の方が、全体的に電流利得が約１０2 倍も大きくな
り、ベース層とエミッタ層間の禁制帯幅の差による電流
利得の増大が顕著であることがわかる。また、ベース層
のコレクタ層側のゲルマニウムの組成比が増加すると電
流利得が大きくなる傾向にあり、ベース層のエミッタ層
側のゲルマニウムの組成比が増加すると電流利得が大き
くなる傾向にある。ベース層内の電界に比例して電流利
得が増大することがわかる。In the case of using silicon carbide for the emitter layer, the current gain as a whole becomes about 10 2 times larger, and the increase in current gain due to the difference in the forbidden band width between the base layer and the emitter layer is remarkable. I understand. Further, the current gain tends to increase as the composition ratio of germanium on the collector layer side of the base layer increases, and the current gain tends to increase as the composition ratio of germanium on the emitter layer side of the base layer increases. It can be seen that the current gain increases in proportion to the electric field in the base layer.
【００１３】[0013]
【実施例】本発明の一実施例による半導体装置を図４を
用いて説明する。ｎ型シリコン基板１上に素子分離のた
めに約５０ｎｍ厚のシリコン酸化膜２が形成され素子領
域を画定している。このシリコン酸化膜２の中央のベー
ス領域が除去されｎ型シリコン基板１が露出している。
シリコン酸化膜２上には不純物濃度が１Ｅ２０ｃｍ-3で
約２５０ｎｍ厚のｐ型多結晶シリコン層３と約５０ｎｍ
厚のシリコン窒化膜４が形成されている。ｐ型多結晶シ
リコン層３がベース引出電極となる。EXAMPLE A semiconductor device according to an example of the present invention will be described with reference to FIG. A silicon oxide film 2 having a thickness of about 50 nm is formed on the n-type silicon substrate 1 for element isolation to define an element region. The central base region of the silicon oxide film 2 is removed to expose the n-type silicon substrate 1.
An impurity concentration of 1E20 cm -3 and a p-type polycrystalline silicon layer 3 having a thickness of about 250 nm and a thickness of about 50 nm are formed on the silicon oxide film 2.
A thick silicon nitride film 4 is formed. The p-type polycrystalline silicon layer 3 serves as a base extraction electrode.
【００１４】ベース領域のｎ型シリコン基板１上にはベ
ース層となるｐ型シリコンゲルマニウム混晶層５が形成
されている。ｐ型シリコンゲルマニウム混晶層５は例え
ば５０ｎｍ〜１００ｎｍ厚である。ｐ型シリコンゲルマ
ニウム混晶層５のゲルマニウムの組成比は、図２（ｂ）
に示すように、コレクタ層側からエミッタ層側に向かっ
て徐々に減少するように変化している。本実施例では、
ｐ型シリコンゲルマニウム混晶層５のゲルマニウムの組
成比は、コレクタ層側が約２０％、エミッタ層側が約１
０％になり、ｐ型シリコンゲルマニウム混晶層５内で約
１０％の傾きになるように形成されている。A p-type silicon germanium mixed crystal layer 5 serving as a base layer is formed on the n-type silicon substrate 1 in the base region. The p-type silicon germanium mixed crystal layer 5 has a thickness of, for example, 50 nm to 100 nm. The composition ratio of germanium in the p-type silicon germanium mixed crystal layer 5 is shown in FIG.
As shown in (3), the change gradually decreases from the collector layer side toward the emitter layer side. In this example,
The composition ratio of germanium in the p-type silicon germanium mixed crystal layer 5 is about 20% on the collector layer side and about 1% on the emitter layer side.
The p-type silicon germanium mixed crystal layer 5 is formed to have an inclination of about 10%.
【００１５】全面に約３００ｎｍ厚のシリコン酸化膜６
が形成され、このシリコン酸化膜６を介してエミッタ層
であるｎ型シリコンカーバイド層７がｐ型シリコンゲル
マニウム混晶層５にコンタクトしている。さらに、全面
に約２００ｎｍ厚のシリコン酸化膜８が形成され、ベー
ス電極９は、シリコン酸化膜６、８、シリコン窒化膜
４、ｐ型シリコンゲルマニウム混晶層５を介してｐ型多
結晶シリコン層３にコンタクトし、エミッタ電極１０
は、シリコン酸化膜６、８を介してｎ型シリコンカーバ
イド層７にコンタクトしている。また、コレクタ電極１
１はｎ型シリコン基板１底面に形成されている。A silicon oxide film 6 having a thickness of about 300 nm is formed on the entire surface.
Is formed, and the n-type silicon carbide layer 7 which is an emitter layer is in contact with the p-type silicon germanium mixed crystal layer 5 through the silicon oxide film 6. Further, a silicon oxide film 8 having a thickness of about 200 nm is formed on the entire surface, and the base electrode 9 is a p-type polycrystalline silicon layer via the silicon oxide films 6 and 8, the silicon nitride film 4, and the p-type silicon germanium mixed crystal layer 5. 3 and contacts the emitter electrode 10
Are in contact with the n-type silicon carbide layer 7 through the silicon oxide films 6 and 8. Also, the collector electrode 1
1 is formed on the bottom surface of the n-type silicon substrate 1.
【００１６】このように本実施例によれば、ベース層で
あるｐ型シリコンゲルマニウム混晶層５のゲルマニウム
の組成比がコレクタ層側からエミッタ層側に向かって約
２０％から約１０％に減少しているので、ベース層内に
電界が発生してキャリアを加速し、キャリアのベース走
行時間を短縮して高速動作が可能となる。また、本実施
例によれば、エミッタ層をｎ型シリコンカーバイド層７
により構成したので、ベース層であるｐ型シリコンゲル
マニウム混晶層５やベース引出電極であるｐ型多結晶シ
リコン層３のベース不純物濃度を高くしても、エミッタ
層であるｎ型シリコンカーバイド層７の禁制帯幅が広い
ためにトンネル電流の増加を抑えることができる。As described above, according to this embodiment, the germanium composition ratio of the p-type silicon germanium mixed crystal layer 5 as the base layer is reduced from about 20% to about 10% from the collector layer side toward the emitter layer side. As a result, an electric field is generated in the base layer to accelerate the carriers, the base transit time of the carriers is shortened, and high-speed operation becomes possible. Further, according to this embodiment, the emitter layer is the n-type silicon carbide layer 7
Therefore, even if the base impurity concentration of the p-type silicon germanium mixed crystal layer 5 as the base layer and the p-type polycrystalline silicon layer 3 as the base extraction electrode is increased, the n-type silicon carbide layer 7 as the emitter layer is formed. Since the forbidden band width is large, the increase in tunnel current can be suppressed.
【００１７】さらに、本実施例によれば、ベース層内に
電界が発生し、エミッタ層の禁制帯幅が広くなるので、
ベース層内の電界に比例し、ベース層とエミッタ層間の
禁制帯幅の差に応じて指数関数的に増大する電流利得を
飛躍的に増大させることができる。本発明の一実施例に
よる半導体装置の製造方法を図５を用いて説明する。Furthermore, according to this embodiment, an electric field is generated in the base layer, and the band gap of the emitter layer is widened.
The current gain, which is proportional to the electric field in the base layer and exponentially increases according to the difference in the forbidden band width between the base layer and the emitter layer, can be dramatically increased. A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIG.
【００１８】まず、ｎ型シリコン基板１上に素子分離の
ために熱酸化により約５０ｎｍ厚のシリコン酸化膜２を
形成する。続いて、ＣＶＤ法により約２５０ｎｍ厚の多
結晶シリコン層３を全面に堆積し、続いて、ＣＶＤ法に
より約５０ｎｍ厚のシリコン窒化膜４を前面に堆積す
る。その後、硼素（Ｂ）をイオン注入し、不純物濃度が
１Ｅ２０ｃｍ-3のｐ型多結晶シリコン層３を形成する
（図５（ａ））。First, a silicon oxide film 2 having a thickness of about 50 nm is formed on the n-type silicon substrate 1 by thermal oxidation for element isolation. Then, a polycrystalline silicon layer 3 having a thickness of about 250 nm is deposited on the entire surface by the CVD method, and subsequently, a silicon nitride film 4 having a thickness of about 50 nm is deposited on the front surface by the CVD method. Then, boron (B) is ion-implanted to form a p-type polycrystalline silicon layer 3 having an impurity concentration of 1E20 cm −3 (FIG. 5A).
【００１９】次に、ベース領域におけるシリコン窒化膜
４と多結晶シリコン層３をＲＩＥ（反応性イオンエッチ
ング）法により除去した後に、シリコン酸化膜２をフッ
酸水溶液によりエッチング除去し、ベース領域のｎ型シ
リコン基板１を露出させる。その後、ＭＢＥ法によりｎ
型シリコン基板１と逆導電型のｐ型シリコンゲルマニウ
ム混晶層５を成長させる。このとき、ゲルマニウムの組
成比を、図２（ｂ）に示すように、コレクタ層側からエ
ミッタ層側に向かって徐々に減少するように変化させる
（図５（ｂ））。Next, after removing the silicon nitride film 4 and the polycrystalline silicon layer 3 in the base region by RIE (reactive ion etching), the silicon oxide film 2 is removed by etching with an aqueous solution of hydrofluoric acid, and n in the base region is removed. The mold silicon substrate 1 is exposed. Then, by the MBE method,
A p-type silicon germanium mixed crystal layer 5 having an opposite conductivity type to the type silicon substrate 1 is grown. At this time, the composition ratio of germanium is changed so as to gradually decrease from the collector layer side to the emitter layer side, as shown in FIG. 2B (FIG. 5B).
【００２０】次に、素子領域外のｐ型シリコンゲルマニ
ウム混晶層５、シリコン窒化膜４、ｐ型多結晶シリコン
層３をＲＩＥ法により除去して素子領域を画定する。そ
の後、ＣＶＤ法により約３００ｎｍ厚のシリコン酸化膜
６を堆積する。続いて、エミッタ領域のシリコン酸化膜
６をＲＩＥ法により除去する。その後、ＣＶＤ法により
ｎ型シリコン基板１と同導電型のｎ型シリコンカーバイ
ド層７を堆積し、続いてエミッタ領域にパターニングす
る（図５（ｃ））。Next, the p-type silicon germanium mixed crystal layer 5, the silicon nitride film 4, and the p-type polycrystalline silicon layer 3 outside the element region are removed by the RIE method to define the element region. Then, a silicon oxide film 6 having a thickness of about 300 nm is deposited by the CVD method. Then, the silicon oxide film 6 in the emitter region is removed by the RIE method. After that, an n-type silicon carbide layer 7 having the same conductivity type as the n-type silicon substrate 1 is deposited by the CVD method, and then patterned in the emitter region (FIG. 5C).
【００２１】次に、ＣＶＤ法により約２００ｎｍ厚のシ
リコン酸化膜８を堆積する。その後、ＲＩＥ法により、
ベース電極領域とエミッタ電極領域のシリコン酸化膜
８、シリコン酸化膜６、ｐ型シリコンゲルマニウム混晶
層５、シリコン窒化膜４とをエッチング除去し、ベース
電極領域とエミッタ電極領域に電極金属をスパッタ法に
より堆積して、ベース電極９とエミッタ電極１０を形成
する。その後、ｎ型シリコン基板１底面に電極金属をス
パッタ法により堆積し、コレクタ電極１１を形成する
（図５（ｄ））。Next, a silicon oxide film 8 having a thickness of about 200 nm is deposited by the CVD method. After that, by RIE method,
The silicon oxide film 8, the silicon oxide film 6, the p-type silicon germanium mixed crystal layer 5, and the silicon nitride film 4 in the base electrode region and the emitter electrode region are removed by etching, and an electrode metal is sputtered on the base electrode region and the emitter electrode region. To form a base electrode 9 and an emitter electrode 10. After that, an electrode metal is deposited on the bottom surface of the n-type silicon substrate 1 by a sputtering method to form a collector electrode 11 (FIG. 5D).
【００２２】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例では、エミッタ層にシ
リコンカーバイドを用いたが、シリコンを用いてもよ
い。また、上記実施例では、ベース層のゲルマニウムの
組成比を、コレクタ層側で約２０％、エミッタ層側で約
１０％となるようにしたが、これらと異なる組成比でも
よい。The present invention is not limited to the above embodiment, but various modifications can be made. For example, although silicon carbide is used for the emitter layer in the above embodiment, silicon may be used. Further, in the above embodiment, the composition ratio of germanium in the base layer is about 20% on the collector layer side and about 10% on the emitter layer side, but composition ratios different from these may be used.
【００２３】さらに、上記実施例では、ベース層のゲル
マニウムの組成比をコレクタ層側からエミッタ層側に向
かって減少するように傾斜させたが、シリコンとゲルマ
ニウムの混晶を用いれば、必ずしもゲルマニウムの組成
比を傾斜させなくともよい。Further, in the above-mentioned embodiment, the composition ratio of germanium in the base layer is inclined so as to decrease from the collector layer side toward the emitter layer side. The composition ratio may not be graded.
【００２４】[0024]
【発明の効果】以上の通り、本発明によれば ベース層
のゲルマニウムの組成比がコレクタ層側からエミッタ層
側に向かって減少しているシリコンとゲルマニウムの混
晶を用いるようにしているので、ベース層内に電界が発
生してキャリアを加速し、キャリアのベース走行時間を
短縮することができ、高速動作が可能となる。As described above, according to the present invention, the mixed crystal of silicon and germanium in which the composition ratio of germanium in the base layer decreases from the collector layer side toward the emitter layer side is used. An electric field is generated in the base layer to accelerate the carriers, the base transit time of the carriers can be shortened, and high speed operation becomes possible.
【００２５】また、本発明によれば、エミッタ層にシリ
コンカーバイドを用いることにより、ベース層の低抵抗
化のためにベース不純物濃度が高くなった場合でも、エ
ミッタ層の禁制帯幅が広いためにトンネル電流の増加を
抑えることができる。さらに、バイポーラトランジスタ
の電流利得は、ベース層内の電界に比例し、ベース層と
エミッタ層間の禁制帯幅の差に応じて指数関数的に増大
するので、本発明によれば非常に高い電流利得を得るこ
とができる。Further, according to the present invention, by using silicon carbide for the emitter layer, the forbidden band width of the emitter layer is wide even when the base impurity concentration is increased to lower the resistance of the base layer. An increase in tunnel current can be suppressed. Furthermore, the current gain of the bipolar transistor is proportional to the electric field in the base layer and exponentially increases in accordance with the difference in the forbidden band width between the base layer and the emitter layer. Therefore, according to the present invention, a very high current gain is obtained. Can be obtained.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】ベース層のエミッタ層側のゲルマニウムの組成
比を０％、１０％、２０％として、コレクタ層側のゲル
マニウムの組成比を０％から３０％に変化させた場合の
ベース走行時間を示すグラフである。FIG. 2 shows the base transit time when the composition ratio of germanium on the emitter layer side of the base layer is set to 0%, 10% and 20% and the composition ratio of germanium on the collector layer side is changed from 0% to 30%. It is a graph shown.
【図３】ベース層のエミッタ層側のゲルマニウムの組成
比を０％、１０％、２０％として、コレクタ層側のゲル
マニウムの組成比を０％から３０％に変化させた場合の
電流利得を従来のホモ接合バイポーラトランジスタの電
流利得との比として示したグラフである。FIG. 3 shows the current gain when the composition ratio of germanium on the emitter layer side of the base layer is set to 0%, 10%, and 20%, and when the composition ratio of germanium on the collector layer side is changed from 0% to 30%. 6 is a graph shown as a ratio to the current gain of the homojunction bipolar transistor of FIG.
【図４】本発明の一実施例によるバイポーラトランジス
タを示す断面図である。FIG. 4 is a cross-sectional view showing a bipolar transistor according to an exemplary embodiment of the present invention.
【図５】本発明の一実施例によるバイポーラトランジス
タの製造方法を示す工程断面図である。FIG. 5 is a process cross-sectional view showing the method of manufacturing the bipolar transistor according to the embodiment of the present invention.
１…ｎ型シリコン基板 ２…シリコン酸化膜 ３…ｐ型多結晶シリコン層 ４…シリコン窒化膜 ５…ｐ型シリコンゲルマニウム混晶層 ６…シリコン酸化膜 ７…ｎ型シリコンカーバイド層 ８…シリコン酸化膜 ９…ベース電極 １０…エミッタ電極 １１…コレクタ電極 DESCRIPTION OF SYMBOLS 1 ... n type silicon substrate 2 ... silicon oxide film 3 ... p type polycrystalline silicon layer 4 ... silicon nitride film 5 ... p type silicon germanium mixed crystal layer 6 ... silicon oxide film 7 ... n type silicon carbide layer 8 ... silicon oxide film 9 ... Base electrode 10 ... Emitter electrode 11 ... Collector electrode
Claims (4)
と、シリコンとゲルマニウムの混晶からなるベース層
と、シリコンからなるコレクタ層とを有することを特徴
とする半導体装置。1. A semiconductor device having an emitter layer made of silicon carbide, a base layer made of a mixed crystal of silicon and germanium, and a collector layer made of silicon.
らエミッタ層側に向かって減少していることを特徴とす
る半導体装置。2. The semiconductor device according to claim 1, wherein the composition ratio of germanium in the base layer decreases from the collector layer side toward the emitter layer side.
ンとゲルマニウムの混晶からなるベース層と、シリコン
からなるコレクタ層とを有し、前記ベース層のゲルマニ
ウムの組成比がコレクタ層側からエミッタ層側に向かっ
て減少していることを特徴とする半導体装置。3. An emitter layer made of silicon, a base layer made of a mixed crystal of silicon and germanium, and a collector layer made of silicon, wherein the germanium composition ratio of the base layer is from the collector layer side to the emitter layer side. The semiconductor device is characterized by decreasing toward.
体装置において、 前記ベース層のゲルマニウムの組成比が約２０％以下で
あることを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the composition ratio of germanium in the base layer is about 20% or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268592A JPH05243253A (en) | 1992-02-28 | 1992-02-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268592A JPH05243253A (en) | 1992-02-28 | 1992-02-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243253A true JPH05243253A (en) | 1993-09-21 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4268592A Withdrawn JPH05243253A (en) | 1992-02-28 | 1992-02-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243253A (en) |
Cited By (3)
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