JPH05243250A - Transistor device - Google Patents
Transistor deviceInfo
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- JPH05243250A JPH05243250A JP26963692A JP26963692A JPH05243250A JP H05243250 A JPH05243250 A JP H05243250A JP 26963692 A JP26963692 A JP 26963692A JP 26963692 A JP26963692 A JP 26963692A JP H05243250 A JPH05243250 A JP H05243250A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、トランジスタ装置に
係り、特に、不飽和型ＰＮＰ型トランジスタ素子に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor device, and more particularly to an unsaturated PNP transistor element.
【０００２】従来のパイポーラ集積回路に用いられるＰ
ＮＰ型トランジスタ素子には、ベースキャパシタが大き
い、ベース幅が厚く広い、飽和領域に入るとストレージ
タイムが大きくなる等からスイッチングスピードが遅い
という欠点がある。P used in a conventional bipolar integrated circuit
The NP-type transistor device has drawbacks that the switching speed is slow because the base capacitor is large, the base width is thick and wide, and the storage time increases in the saturation region.
【０００３】従来のパイポーラ集積回路には、ラテラル
ＰＮＰトランジスタと、ＳｕＢ（サブストレート）ＰＮ
Ｐトランジスタが用いられている。ラテラルＰＮＰトラ
ンジスタは、ｈF E が２０〜８０、トランジション周波
数ｆT が４ＭＨｚであり、また、ＳｕＢＰＮＰトランジ
スタは、ｈF E が５０〜２００、トランジション周波数
ｆT が４０ＭＨｚである。そのため、高利得及び高周波
特性が要求される場合には、ＳｕＢＰＮＰトランジスタ
が有利であり、そのコレクタが基板電位にクランプされ
てしまうという欠点がある。The conventional bipolar integrated circuit includes a lateral PNP transistor and a SuB (substrate) PN.
P-transistors are used. The lateral PNP transistor has an h FE of 20 to 80 and a transition frequency f T of 4 MHz, and the SuBPNP transistor has an h FE of 50 to 200 and a transition frequency f T of 40 MHz. Therefore, when high gain and high frequency characteristics are required, the SuBPNP transistor is advantageous, and its collector is disadvantageously clamped to the substrate potential.
【０００４】[0004]
【発明が解決しようとする課題】このような欠点を除い
たトランジスタ装置として、近年、ＳｕＢＰＮＰトラン
ジスタが提案されている。このトランジスタでは、コレ
クタと基板との間の降伏電圧が低く、キャパシタンスが
大きい等の問題点がある。In recent years, a SuBPNP transistor has been proposed as a transistor device that eliminates such drawbacks. This transistor has problems such as a low breakdown voltage between the collector and the substrate and a large capacitance.
【０００５】そこで、この発明は、ベースキャパシタを
削減してスイッチングスピードを改善したトランジスタ
装置を提供することを目的とする。Therefore, an object of the present invention is to provide a transistor device in which the base capacitor is reduced and the switching speed is improved.
【０００６】[0006]
【課題を解決するための手段】この発明のトランジスタ
装置は、図１に例示されるように、第１のトランジスタ
（３０）に第２のトランジスタ（３４）を直列に接続
し、これら第１及び第２のトランジスタのベース間に前
記第２のトランジスタのベースから前記第１のトランジ
スタのベースに向かって順方向を成す第３のトランジス
タ（３２）を接続するとともに、前記第２のトランジス
タのベースと前記第１のトランジスタの非接地側の端子
とを共通化し、前記第３のトランジスタのベースを前記
第１及び第２のトランジスタの中間接続点に接続したこ
とを特徴とする。As shown in FIG. 1, a transistor device of the present invention has a first transistor (30) and a second transistor (34) connected in series, and these first and A third transistor (32), which forms a forward direction from the base of the second transistor to the base of the first transistor, is connected between the bases of the second transistors, and the base of the second transistor is connected to the base of the second transistor. It is characterized in that the non-grounded side terminal of the first transistor is made common and the base of the third transistor is connected to an intermediate connection point of the first and second transistors.
【０００７】[0007]
【作用】このトランジスタ装置では、直列に接続された
第１及び第２のトランジスタのベース間に第２のトラン
ジスタのベースから第１のトランジスタのベース側に順
方向を成す第３のトランジスタが接続され、第２のトラ
ンジスタのベースと第１のトランジスタの非接地側の端
子との間が共通に接続されたことにより、ベースキャパ
シタの削減が行われる。その結果、スイッチングスピー
ドの改善が図られる。In this transistor device, the third transistor which is in the forward direction from the base of the second transistor to the base side of the first transistor is connected between the bases of the first and second transistors connected in series. , The base of the second transistor and the non-grounded terminal of the first transistor are connected in common, so that the base capacitor is reduced. As a result, the switching speed is improved.
【０００８】[0008]
【実施例】以下、この発明を図面に示した実施例を参照
して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the embodiments shown in the drawings.
【０００９】図１及び図２はこの発明のトランジスタ装
置の実施例を示し、図１はその等価回路、図２はその構
成を示している。このトランジスタ装置には、図１に示
すように、ＰＮＰ型トランジスタからなる第１のトラン
ジスタ３０、第２のトランジスタ３４及び第３のトラン
ジスタ３２が設置されており、トランジスタ３０、３４
は直列に接続され、各トランジスタ３０、３４のベース
間には、トランジスタ３４のベース側からトランジスタ
３０のベース側に向かって順方向を成すトランジスタ３
２が接続され、このトランジスタ３２のベースがトラン
ジスタ３０、３４の中間接続点に共通に接続されてい
る。また、トランジスタ３４のベースは、トランジスタ
３０の非接地側の端子であるエミッタと共通に接続され
ている。そして、トランジスタ３０にはエミッタ電極２
０、トランジスタ３０のベースにはベース電極２２、ト
ランジスタ３０、３４の中間接続点にはコレクタ電極２
４、トランジスタ３４のベースにはベース電極２６、ま
た、トランジスタ３４のコレクタにはコレクタ電極２８
が形成されている。この実施例では、コレクタ電極２８
は接地されている。1 and 2 show an embodiment of the transistor device of the present invention, FIG. 1 shows its equivalent circuit, and FIG. 2 shows its configuration. As shown in FIG. 1, a first transistor 30, a second transistor 34, and a third transistor 32, which are PNP-type transistors, are installed in this transistor device.
Are connected in series, and between the bases of the transistors 30 and 34, the transistor 3 that forms a forward direction from the base side of the transistor 34 toward the base side of the transistor 30.
2 is connected, and the base of the transistor 32 is commonly connected to the intermediate connection point of the transistors 30 and 34. Further, the base of the transistor 34 is commonly connected to the emitter which is the non-grounded terminal of the transistor 30. Then, the transistor 30 has an emitter electrode 2
0, the base electrode 22 at the base of the transistor 30, and the collector electrode 2 at the intermediate connection point between the transistors 30 and 34.
4. The base of the transistor 34 is the base electrode 26, and the collector of the transistor 34 is the collector electrode 28.
Are formed. In this embodiment, the collector electrode 28
Is grounded.
【００１０】そして、このような等価回路を実現したト
ランジスタ装置は、図２に示すように、Ｐ型の半導体基
板２の表面層にはＮ+ 型の埋込み層４を形成した後、Ｎ
型のエピタキシャル層が形成され、このエピタキシャル
層は分離領域６で区画分離され、第１のＮ型半導体領域
８が形成されている。このＮ型半導体領域８の内部には
第１のＰ型半導体領域１０が形成され、このＰ型半導体
領域１０には第２のＮ型半導体領域１２が形成され、こ
のＮ型半導体領域１２の内部には不純物濃度の高い（Ｐ
+ ）第２のＰ型半導体領域１４が形成されている。ま
た、第１及び第２のＮ型半導体領域８、１２には電極を
取り出すためにＮ+ 領域１６、１８が個別に形成されて
いる。In a transistor device which realizes such an equivalent circuit, as shown in FIG. 2, after an N + type buried layer 4 is formed on the surface layer of a P type semiconductor substrate 2, N type buried layer 4 is formed.
Type epitaxial layer is formed, and this epitaxial layer is partitioned and separated by the isolation region 6 to form the first N-type semiconductor region 8. A first P-type semiconductor region 10 is formed inside the N-type semiconductor region 8, a second N-type semiconductor region 12 is formed in the P-type semiconductor region 10, and an inside of the N-type semiconductor region 12 is formed. Has a high impurity concentration (P
+ ) The second P-type semiconductor region 14 is formed. In addition, N + regions 16 and 18 are individually formed in the first and second N-type semiconductor regions 8 and 12 for taking out electrodes.
【００１１】そして、第２のＰ型半導体領域１４にはエ
ミッタ電極２０、第２のＮ型半導体領域１２にはベース
電極２２、第１のＰ型半導体領域１０にはコレクタ電極
２４、第１のＮ型半導体領域８には電極２６及び分離領
域６には基準電位点（ＧＮＤ）電極２８がそれぞれ形成
され、エミッタ電極２０と電極２６とは電気的に短絡さ
れている。The second P-type semiconductor region 14 has an emitter electrode 20, the second N-type semiconductor region 12 has a base electrode 22, the first P-type semiconductor region 10 has a collector electrode 24, and a first electrode. An electrode 26 is formed in the N-type semiconductor region 8 and a reference potential point (GND) electrode 28 is formed in the isolation region 6, and the emitter electrode 20 and the electrode 26 are electrically short-circuited.
【００１２】したがって、このトランジスタ装置には、
Ｐ型半導体領域１４、Ｎ型半導体領域１２及び第１のＰ
型半導体領域１０から成るＰＮＰ接合によってＰＮＰ型
のトランジスタ３０が形成され、Ｎ型半導体領域１２、
Ｐ型半導体領域１０及びＮ型半導体領域８から成るＮＰ
Ｎ接合によってＮＰＮ型のトランジスタ３２が形成され
ている。また、Ｐ型半導体領域１０、Ｎ型半導体領域８
及びＰ型半導体領域の分離領域６から成るＰＮＰ接合に
よってＰＮＰ型のトランジスタ３４が形成されている。
そして、エミッタ電極２０及び電極２６間は短絡され、
電極２８は基準電位点即ち接地等によって最も低い電位
に接続されている。Therefore, in this transistor device,
P-type semiconductor region 14, N-type semiconductor region 12, and first P
The PNP junction 30 formed by the P-type semiconductor region 10 forms the PNP-type transistor 30.
NP composed of P-type semiconductor region 10 and N-type semiconductor region 8
An NPN transistor 32 is formed by the N junction. In addition, the P-type semiconductor region 10 and the N-type semiconductor region 8
A PNP type transistor 34 is formed by a PNP junction composed of the isolation region 6 of the P type semiconductor region.
Then, the emitter electrode 20 and the electrode 26 are short-circuited,
The electrode 28 is connected to the lowest potential by a reference potential point, that is, ground.
【００１３】このような構成によれば、Ｐ型半導体領域
１０で形成されるコレクタ領域で、Ｐ型半導体領域１４
から成るエミッタ領域の周辺及び底部を完全に包囲する
ことができる。この結果、ベースキャパシタの低減化と
ともに、ベース幅を薄くでき、トランジション周波数ｆ
T を改善することができる。即ち、従来素子のようなベ
ースキャパシタの充放電に伴うスイッチング速度の低下
を防止することができる。According to this structure, the P-type semiconductor region 14 is the collector region formed by the P-type semiconductor region 10.
It can completely surround the periphery and the bottom of the emitter region. As a result, the base capacitor can be reduced and the width of the base can be reduced, and the transition frequency f
T can be improved. That is, it is possible to prevent the switching speed from being lowered due to the charging and discharging of the base capacitor as in the conventional device.
【００１４】また、エミッタ電極２０と電極２６が短絡
されているため、トランジスタ３０が飽和領域に入ると
き、トランジスタ３２が導通し、そのコレクタからエミ
ッタに電流が流れることから、トランジスタ３０の飽和
領域への突入を阻止し、トランジスタ３０は常に飽和領
域への移行を防止することができる。この結果、過剰な
キャリアの注入を抑えることができ、ストレージタイム
を短縮し、スイッチングスピードを改善することができ
る。Since the emitter electrode 20 and the electrode 26 are short-circuited, when the transistor 30 enters the saturation region, the transistor 32 becomes conductive and current flows from the collector to the emitter, so that the transistor 30 enters the saturation region. Can be prevented, and the transistor 30 can always prevent the transition to the saturation region. As a result, excessive carrier injection can be suppressed, the storage time can be shortened, and the switching speed can be improved.
【００１５】さらに、トランジスタ３０のコレクタに接
続されたトランジスタ３４は、そのベースが高電位側に
接続され、トランジスタ３０が動作状態にあるとき、常
に不導通状態となるため、トランジスタ３０のコレクタ
は常に基準電位（ＧＮＤ）から浮いた状態に維持され
る。このようにコレクタ電位が基準電位より浮いた状態
にあるため、従来のようにクランプされることがなく、
回路使用上の制約が無くなる利点がある。Further, since the base of the transistor 34 connected to the collector of the transistor 30 is connected to the high potential side and the transistor 30 is always in the non-conductive state when the transistor 30 is in the operating state, the collector of the transistor 30 is always in the non-conductive state. It is kept floating from the reference potential (GND). Since the collector potential is floating above the reference potential in this way, it is not clamped as in the past,
There is an advantage that there are no restrictions on circuit usage.
【００１６】しかも、このような構成によれば、高い電
流増幅率を得ることができ、スイッチング素子の他、高
利得の増幅素子としても用いることができる。Moreover, according to such a structure, a high current amplification factor can be obtained, and it can be used as a high gain amplifying element as well as a switching element.
【００１７】[0017]
【発明の効果】以上説明したように、この発明によれ
ば、ベースキャパシタを削減して飽和領域への突入を防
止でき、スイッチングスピードを改善することができ
る。As described above, according to the present invention, it is possible to reduce the base capacitor, prevent the entry into the saturation region, and improve the switching speed.
【図１】この発明のトランジスタ装置の実施例を示す回
路図である。FIG. 1 is a circuit diagram showing an embodiment of a transistor device of the present invention.
【図２】図１に示したトランジスタ装置の断面図であ
る。2 is a cross-sectional view of the transistor device shown in FIG.
３０ 第１のトランジスタ ３２ 第３のトランジスタ ３４ 第２のトランジスタ 30 first transistor 32 third transistor 34 second transistor
Claims (1)
タを直列に接続し、これら第１及び第２のトランジスタ
のベース間に前記第２のトランジスタのベースから前記
第１のトランジスタのベースに向かって順方向を成す第
３のトランジスタを接続するとともに、前記第２のトラ
ンジスタのベースと前記第１のトランジスタの非接地側
の端子とを共通化し、前記第３のトランジスタのベース
を前記第１及び第２のトランジスタの中間接続点に接続
したことを特徴とするトランジスタ装置。1. A second transistor is connected in series to the first transistor, and the base of the second transistor is connected to the base of the first transistor between the bases of the first and second transistors. The third transistor forming the forward direction is connected, and the base of the second transistor and the non-grounded side terminal of the first transistor are shared, and the base of the third transistor is connected to the first and the third transistors. A transistor device characterized in that it is connected to the intermediate connection point of the two transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26963692A JPH07118479B2 (en) | 1992-09-11 | 1992-09-11 | Transistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26963692A JPH07118479B2 (en) | 1992-09-11 | 1992-09-11 | Transistor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131175A Division JPS6022365A (en) | 1983-07-18 | 1983-07-18 | Transistor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243250A true JPH05243250A (en) | 1993-09-21 |
| JPH07118479B2 JPH07118479B2 (en) | 1995-12-18 |
Family
ID=17475112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26963692A Expired - Lifetime JPH07118479B2 (en) | 1992-09-11 | 1992-09-11 | Transistor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118479B2 (en) |
-
1992
- 1992-09-11 JP JP26963692A patent/JPH07118479B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118479B2 (en) | 1995-12-18 |
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