JPH05232151A - Circuit and method for setting voltage - Google Patents
Circuit and method for setting voltageInfo
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- JPH05232151A JPH05232151A JP3239092A JP3239092A JPH05232151A JP H05232151 A JPH05232151 A JP H05232151A JP 3239092 A JP3239092 A JP 3239092A JP 3239092 A JP3239092 A JP 3239092A JP H05232151 A JPH05232151 A JP H05232151A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は高精度の電圧を必要とす
る回路に対して設定電圧を供給する電源設定回路に係
り、特にトリミング精度を落とすことなくプローブテス
トの時間短縮を可能とした電圧設定回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply setting circuit for supplying a setting voltage to a circuit which requires a highly accurate voltage, and in particular, a voltage capable of shortening the probe test time without lowering trimming accuracy. Regarding the setting circuit.
【０００２】近年の半導体装置は、高精度動作を実現す
るため基準電圧を正確に設定し、検出電圧や電流値を制
御することが要求されている。その為、半導体装置製造
後に特性をトリミング（合わせ込み）する必要がある。In recent years, semiconductor devices are required to accurately set a reference voltage and control a detection voltage and a current value in order to realize highly accurate operation. Therefore, it is necessary to trim (adjust) the characteristics after manufacturing the semiconductor device.
【０００３】[0003]
【従来の技術】従来のトリミングにおいては、ツェナー
ザップによる方法や、配線層のレーザカット方式が用い
られている。2. Description of the Related Art In conventional trimming, a Zener zap method or a laser cutting method for a wiring layer is used.
【０００４】図６（１）は、ツェナーザップ方式による
トリミングを説明する図である。この方法では、プロー
ブテストにおいて、スイッチＳＷ１，ＳＷ２，及びＳＷ
３のオン／オフにより、抵抗Ｒ１，Ｒ２，及びＲ３の接
続の（８通りの）組み合わせから、電圧ＶREF が最適な
設定値となる状態を選択し、その状態となるように、ス
イッチＳＷＡ，ＳＷＢ，ＳＷＣ，及びまたはＳＷＤをオ
ンして、ツェナーダイオードＺＤ１，ＺＤ２，及びまた
はＺＤ３に電流Ｉz を流して、ツェナーダイオードの両
端を短絡させることにより調整する。FIG. 6A is a diagram for explaining trimming by the Zener zap method. In this method, the switches SW1, SW2, and SW are used in the probe test.
3 is turned on / off to select a state in which the voltage VREF has an optimum set value from the (8 ways) combinations of connections of the resistors R1, R2, and R3, and the switches SWA and SWB are set so as to be in that state. , SWC, and / or SWD are turned on, a current Iz is caused to flow through the Zener diodes ZD1, ZD2, and / or ZD3, and both ends of the Zener diodes are short-circuited for adjustment.
【０００５】ところが、このツェナーザップ方式による
トリミングの場合、過電流を流すために高耐圧領域を形
成しなければならず、また、ザップ素子数＋１（個）の
パッドが必要となっていた。However, in the case of trimming by the Zener zap method, a high breakdown voltage region must be formed in order to allow an overcurrent to flow, and a zap element number + 1 (pad) is required.
【０００６】また、図６（２）にレーザカット方式によ
るトリミングの説明図を示す。この方法は、プローブテ
ストにおいて、抵抗Ｒ１，Ｒ２，及びＲ３の接続の（８
通りの）組み合わせから、電圧ＶREF が最適な設定値と
なる状態を選択するものである。電圧ＶREF を測定し、
設定抵抗が小さい場合はレーザで配線層ｌ１をカット
し、抵抗Ｒ１分を増やす、といった操作を、電圧ＶREF
を測定しながら設定電圧になるように配線層をカットし
ていき、抵抗を調整する。FIG. 6 (2) is an explanatory diagram of trimming by the laser cutting method. In the probe test, this method is used for connecting the resistors R1, R2, and R3 (8
The state in which the voltage VREF has an optimum set value is selected from the combinations (as shown). Measure the voltage VREF,
When the set resistance is small, the laser is used to cut the wiring layer 11 and the resistance R1 is increased.
While measuring, cut the wiring layer to reach the set voltage and adjust the resistance.
【０００７】このレーザカット方式による場合は、配線
層のレーザカットを行なう為の装置が必要であり、トリ
ミング時間が長くなってしまう。In the case of this laser cutting method, a device for laser cutting the wiring layer is required, and the trimming time becomes long.
【０００８】[0008]
【発明が解決しようとする課題】従って、ツェナーザッ
プ方式では、ザップのビット数が増えるに伴ってパッド
数も増加し、チップ面積が大きくなるといった問題や、
また、ツェナー両端を確実に短絡するために、他の回路
へ影響を及ぼすという問題があった。また、レーザカッ
ト方式では、プローブテストに装置が無ければ実施不可
能である。Therefore, in the Zener zap system, the number of pads increases as the number of bits of the zap increases, and the chip area increases.
Further, there is a problem that other circuits are affected because the both ends of the Zener are surely short-circuited. Further, the laser cutting method cannot be implemented without a device for the probe test.
【０００９】本発明は、上記問題点を解決するもので、
プローブテストにおけるトリミングを行なわずに、トリ
ミング精度を落とすことなくプローブテストの時間短縮
を可能とした電圧設定回路を提供することを目的とす
る。The present invention solves the above problems.
An object of the present invention is to provide a voltage setting circuit capable of shortening the probe test time without lowering the trimming accuracy without performing the trimming in the probe test.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の電圧設定回路は、図１に示す
如く、ｍ個（ｍは任意の正整数；図１ではｍ＝４）の電
圧設定抵抗Ｒ１〜Ｒ４と、前記ｍ個の電圧設定抵抗の一
部または全てＲ１〜Ｒ３に並列に接続され、個別の制御
信号によりその開閉状態が定まるｎ個（ｎ≦ｍ；図１で
はｎ＝３）のアナログスイッチＳＷ１〜ＳＷ３と、前記
制御信号線に接続される制御用パッドＣ−Ｐａｄ１〜Ｃ
−Ｐａｄ３とを有して構成し、前記制御用パッドＣ−Ｐ
ａｄ１〜Ｃ−Ｐａｄ３に所定の電位を印加することによ
り、当該電圧設定回路の電圧を設定する。In order to solve the above problems, the voltage setting circuit of the first feature of the present invention is, as shown in FIG. 1, m (m is an arbitrary positive integer; m in FIG. 1). = 4) voltage setting resistors R1 to R4 and some or all of the m voltage setting resistors R1 to R3 are connected in parallel, and the open / closed state thereof is determined by individual control signals (n ≦ m; 1, n = 3) analog switches SW1 to SW3 and control pads C-Pad1 to C connected to the control signal line.
-Pad 3 and the control pad CP
The voltage of the voltage setting circuit is set by applying a predetermined potential to ad1 to C-Pad3.
【００１１】また、本発明の第２の特徴の電圧設定回路
は、図２に示す如く、ｍ個（図２ではｍ＝４）の電圧設
定抵抗Ｒ１〜Ｒ４と、前記ｍ個の電圧設定抵抗の一部ま
たは全てＲ１〜Ｒ３に直列に接続され、個別の制御信号
によりその開閉状態が定まるｎ個（図２ではｎ＝３）の
アナログスイッチＳＷ１〜ＳＷ３と、前記制御信号線に
接続される制御用パッドＣ−Ｐａｄ１〜Ｃ−Ｐａｄ３と
を有して構成し、前記制御用パッドＣ−Ｐａｄ１〜Ｃ−
Ｐａｄ３に所定の電位を印加することにより、当該電圧
設定回路の電圧を設定する。The voltage setting circuit of the second feature of the present invention, as shown in FIG. 2, includes m (m = 4 in FIG. 2) voltage setting resistors R1 to R4 and the m voltage setting resistors. Part or all of R1 to R3 are connected in series, and are connected to the control signal line and n (n = 3 in FIG. 2) analog switches SW1 to SW3 whose open / close states are determined by individual control signals. Control pads C-Pad1 to C-Pad3, and the control pads C-Pad1 to C-
The voltage of the voltage setting circuit is set by applying a predetermined potential to Pad3.
【００１２】本発明の第３の特徴の電圧設定回路は、図
３（１）に示す如く、異なる電位を持つｎ個（図３
（１）ではｎ＝４）の端子ＶA 〜ＶD と、前記ｎ個の端
子ＶA 〜ＶD と当該電圧設定回路の出力端子ＶREF との
間に接続され、個別の制御信号ＣｏｎｔＡ〜ＣｏｎｔＤ
によりその開閉状態が定まるｎ個のアナログスイッチＳ
ＷＡ〜ＳＷＤと、前記制御信号線ＣｏｎｔＡ〜Ｃｏｎｔ
Ｄに接続される制御用パッドＣ−Ｐａｄ１〜Ｃ−Ｐａｄ
４とを有して構成し、前記制御用パッドＣ−Ｐａｄ１〜
Ｃ−Ｐａｄ４に所定の電位を印加することにより、当該
電圧設定回路の電圧を設定する。As shown in FIG. 3A, the voltage setting circuit of the third feature of the present invention has n potentials (FIG. 3) having different potentials.
In (1), n = 4) terminals VA to VD are connected between the n terminals VA to VD and the output terminal VREF of the voltage setting circuit, and individual control signals ContA to ContD.
N analog switches S whose open / closed state is determined by
WA to SWD and the control signal lines ContA to Cont
Control pads C-Pad 1 to C-Pad connected to D
4 and the control pad C-Pad1
The voltage of the voltage setting circuit is set by applying a predetermined potential to C-Pad 4.
【００１３】本発明の第４の特徴の電圧設定回路は、図
３（１）に示す如く、請求項１、２、または３に記載の
電圧設定回路において、前記電圧設定回路は、前記ｎ個
（図３（１）ではｎ＝４）のアナログスイッチＳＷＡ〜
ＳＷＤとｌｏｇ2 ｎより大きな最小の整数個（図３
（１）ではｌｏｇ2 ｎ＝２）の制御用パッドＣ−Ｐａｄ
１及びＣ−Ｐａｄ２との間に、前記制御用パッドＣ−Ｐ
ａｄ１及びＣ−Ｐａｄ２の電位により前記１つまたは複
数の制御信号ＣｏｎｔＡ，ＣｏｎｔＢ，ＣｏｎｔＣ，ま
たはＣｏｎｔＤをアクティブにする論理回路ＤＥＣを有
して構成する。A voltage setting circuit according to a fourth aspect of the present invention is the voltage setting circuit according to claim 1, 2 or 3 as shown in FIG. 3A, wherein the number of the voltage setting circuits is n. (N = 4 in FIG. 3A) analog switches SWA to
SWD and the smallest integer larger than log 2 n (see FIG.
In (1), log 2 n = 2) control pad C-Pad
1 and C-Pad2, the control pad CP
A logic circuit DEC that activates the one or more control signals ContA, ContB, ContC, or ContD by the potentials of ad1 and C-Pad2 is included.
【００１４】本発明の第５の特徴の電圧設定回路は、図
１または図２に示す如く、請求項１、２、３、または４
に記載の電圧設定回路において、前記制御用パッドＣ−
Ｐａｄ１〜Ｃ−Ｐａｄ３が開放の場合、該制御用パッド
Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ３の電位はハイレベルに固定
されており、外部（リード＝ＧＮＤ）からローレベルの
電位を供給することにより該制御用パッドＣ−Ｐａｄ１
〜Ｃ−Ｐａｄ３の電位をローレベルとして、前記アナロ
グスイッチＳＷ１〜ＳＷ３の状態を設定する。The voltage setting circuit according to the fifth feature of the present invention, as shown in FIG. 1 or FIG.
In the voltage setting circuit described in the paragraph C., the control pad C-
When Pads 1 to C-Pad 3 are open, the potentials of the control pads C-Pad 1 to C-Pad 3 are fixed at a high level, and the control is performed by supplying a low level potential from the outside (lead = GND). Pad C-Pad1
The potentials of C-Pad3 are set to low level to set the states of the analog switches SW1 to SW3.
【００１５】本発明の第６の特徴の電圧設定回路は、図
１または図２に示す如く、請求項１、２、３、または４
に記載の電圧設定回路において、前記制御用パッドＣ−
Ｐａｄ１〜Ｃ−Ｐａｄ３が開放の場合、該制御用パッド
Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ３の電位はローレベルに固定
されており、外部（リード＝Ｖｃｃ）からハイレベルの
電位を供給することにより該制御用パッドＣ−Ｐａｄ１
〜Ｃ−Ｐａｄ３の電位をハイレベルとして、前記アナロ
グスイッチＳＷ１〜ＳＷ３の状態を設定する。The voltage setting circuit according to the sixth aspect of the present invention, as shown in FIG. 1 or FIG.
In the voltage setting circuit described in the paragraph C., the control pad C-
When Pad1 to C-Pad3 are open, the potentials of the control pads C-Pad1 to C-Pad3 are fixed at low level, and the control is performed by supplying a high level potential from the outside (lead = Vcc). Pad C-Pad1
The potential of C-Pad3 is set to a high level, and the states of the analog switches SW1 to SW3 are set.
【００１６】また、本発明の第１の特徴の電圧設定回路
の電圧設定方法は、図４に示す如く、請求項１、２、
３、４、５、または６に記載の電圧設定回路の電圧設定
方法において、前記制御用パッドＣ−Ｐａｄｉの電位を
決定するための測定をプローブテストにより実施し、そ
の情報をウェハ内分布図形式で記憶し、前記分布図によ
り前記制御用パッドＣ−Ｐａｄｉの印加条件別にチップ
を区分して、組立工程における前記制御用パッドＣ−Ｐ
ａｄｉへの所定の配線を行なう。The voltage setting method of the voltage setting circuit according to the first feature of the present invention is, as shown in FIG.
In the voltage setting method of the voltage setting circuit described in 3, 4, 5, or 6, measurement for determining the potential of the control pad C-Padi is performed by a probe test, and the information is in-wafer distribution map format. The control pad C-P in the assembling process is divided according to the application condition of the control pad C-Padi according to the distribution chart.
Make a predetermined wiring to adi.
【００１７】また、本発明の第２の特徴の電圧設定回路
の電圧設定方法は、図５に示す如く、請求項１、２、
３、４、５、または６に記載の電圧設定回路の電圧設定
方法において、前記制御用パッドＣ−Ｐａｄｉの電位を
決定するための測定をプローブテストにより実施し、そ
の情報をチップ内の記録領域に機械的に（マーキングに
より）記録し、前記記録領域の情報により、組立工程に
おける前記制御用パッドＣ−Ｐａｄｉへの所定の配線を
行なう。The voltage setting method of the voltage setting circuit according to the second feature of the present invention is, as shown in FIG.
In the voltage setting method of the voltage setting circuit described in 3, 4, 5, or 6, the measurement for determining the potential of the control pad C-Padi is performed by a probe test, and the information is recorded in a recording area in the chip. Is recorded mechanically (by marking) on the printed circuit board, and predetermined wiring is performed to the control pad C-Padi in the assembly process based on the information in the recording area.
【００１８】本発明の第３の特徴の電圧設定回路の電圧
設定方法は、請求項７または８に記載の電圧設定回路の
電圧設定方法において、前記制御用パッドＣ−Ｐａｄｉ
への配線は、電源電圧Ｖｃｃと等電位のリードまたはス
テージとのボンディング（ワイヤーボンディング；ＴＡ
Ｂ）によって行なわれる。According to a third aspect of the present invention, there is provided a voltage setting method of the voltage setting circuit according to claim 7 or 8, wherein the control pad C-Padi is used.
Is connected to a lead or stage having the same potential as the power supply voltage Vcc (wire bonding; TA
B).
【００１９】更に、本発明の第４の特徴の電圧設定回路
の電圧設定方法は、請求項７または８に記載の電圧設定
回路の電圧設定方法において、前記制御用パッドへの配
線は、グランドＧＮＤと等電位のリードまたはステージ
とのボンディング（ワイヤーボンディング；ＴＡＢ）に
よって行なわれる。Further, the voltage setting method of the voltage setting circuit according to the fourth aspect of the present invention is the voltage setting method of the voltage setting circuit according to claim 7 or 8, wherein the wiring to the control pad is ground GND. Is performed by bonding with a lead or a stage having the same electric potential (wire bonding; TAB).
【００２０】[0020]
【作用】本発明の第１、第２、第５、及び第６の特徴の
電圧設定回路では、図１及び図２に示す如く、制御用パ
ッドＣ−Ｐａｄ１，Ｃ−Ｐａｄ２，及びまたはＣ−Ｐａ
ｄ３に所定の電位、例えばグランドＧＮＤ電位を印加す
ることにより、ｎ個（ｎ＝３）のアナログスイッチＳＷ
１〜ＳＷ３の開閉状態を制御し、ｍ個（ｍ＝４）の電圧
設定抵抗Ｒ１〜Ｒ４による合成抵抗値を変化させて、当
該電圧設定回路の電圧を設定するようにしている。In the voltage setting circuit of the first, second, fifth, and sixth features of the present invention, as shown in FIGS. 1 and 2, the control pads C-Pad1, C-Pad2, and / or C-Pad are used. Pa
By applying a predetermined potential to d3, for example, a ground GND potential, n (n = 3) analog switches SW
The open / close states of 1 to SW3 are controlled, and the combined resistance value of the m (m = 4) voltage setting resistors R1 to R4 is changed to set the voltage of the voltage setting circuit.
【００２１】従って、パッド数がより少なくなりチップ
面積を減少させることができ、また、他の回路へ影響を
及ぼすこともなく、プローブテストにおけるトリミング
を行なわずに、トリミング精度を落とすことなくプロー
ブテストの時間短縮が可能となる。Therefore, the number of pads can be reduced, the chip area can be reduced, the other circuits are not affected, and the trimming accuracy is not lowered without performing trimming in the probe test. It is possible to shorten the time.
【００２２】本発明の第３、第５、及び第６の特徴の電
圧設定回路では、図３（１）に示す如く、制御用パッド
Ｃ−Ｐａｄ１，Ｃ−Ｐａｄ２，Ｃ−Ｐａｄ３，またはＣ
−Ｐａｄ４に所定の電位、例えばＶｃｃ電位を印加する
ことにより、ｎ個のアナログスイッチＳＷＡ，ＳＷＢ，
ＳＷＣ，及びＳＷＤの開閉状態を制御し、電源ＶA を抵
抗Ｒ１〜Ｒ４によって分圧された電位を有するｎ個（ｎ
＝４）の端子ＶA ，ＶB ，ＶC ，及びＶD の何れかの電
位を当該電圧設定回路の出力電位ＶREF として、当該電
圧設定回路の電圧を設定するようにしている。In the voltage setting circuit of the third, fifth and sixth features of the present invention, as shown in FIG. 3 (1), the control pads C-Pad1, C-Pad2, C-Pad3 or C are used.
By applying a predetermined potential to -Pad4, for example, Vcc potential, n analog switches SWA, SWB,
Controlling the open / closed states of SWC and SWD, the power source VA is n (n) having a potential divided by resistors R1 to R4.
= 4), the potential of any one of the terminals VA, VB, VC, and VD is set as the output potential VREF of the voltage setting circuit, and the voltage of the voltage setting circuit is set.
【００２３】従って、第１の特徴の電圧設定回路と同様
の効果を実現できる。本発明の第４、第５、及び第６の
特徴の電圧設定回路では、図３（１）に示す如く、ｌｏ
ｇ2 ｎより大きな最小の整数個（ｌｏｇ2 ４＝２）の制
御用パッドＣ−Ｐａｄ１及びまたはＣ−Ｐａｄ２に所定
の電位、例えばＶｃｃ電位を印加して、論理回路ＤＥＣ
により制御信号ＣｏｎｔＡ，ＣｏｎｔＢ，ＣｏｎｔＣ，
及びまたはＣｏｎｔＤをアクティブにしてアナログスイ
ッチＳＷＡ，ＳＷＢ，ＳＷＣ，及びまたはＳＷＤの開閉
状態を制御し、電源ＶA を抵抗Ｒ１〜Ｒ４によって分圧
された電位を有するｎ個（ｎ＝４）の端子ＶA ，ＶB ，
ＶC ，及びＶD の何れかの電位を当該電圧設定回路の出
力電位ＶREF として、当該電圧設定回路の電圧を設定す
るようにしている。Therefore, the same effect as that of the voltage setting circuit of the first characteristic can be realized. In the voltage setting circuit of the fourth, fifth and sixth aspects of the present invention, as shown in FIG.
A predetermined potential, for example, Vcc potential is applied to the minimum integer (log 2 4 = 2) control pads C-Pad 1 and / or C-Pad 2 larger than g 2 n to apply the logic circuit DEC.
Control signals ContA, ContB, ContC,
And / or ContD is activated to control the open / close state of the analog switches SWA, SWB, SWC, and / or SWD, and the power supply VA is n (n = 4) terminals VA having a potential divided by the resistors R1 to R4. , VB,
The voltage of the voltage setting circuit is set with the potential of either VC or VD as the output potential VREF of the voltage setting circuit.
【００２４】従って、パッド数を更に少なくさせて、つ
まりｌｏｇ2 ｎ／ｎ（図３（１）では２分の１）に減少
させて、チップ面積を減少させることができ、また、プ
ローブテストにおけるトリミングを行なわずに、トリミ
ング精度を落とすことなくプローブテストの時間短縮が
可能となる。Therefore, the chip area can be reduced by further reducing the number of pads, that is, log 2 n / n (one half in FIG. 3A), and in the probe test. The probe test time can be reduced without trimming accuracy without trimming.
【００２５】また、本発明の第１、第３及び第４の特徴
の電圧設定回路の電圧設定方法では、図４に示す如く、
制御用パッドＣ−Ｐａｄｉの電位を決定するための測定
をプローブテストにより実施し、その情報をウェハ内分
布図形式で記憶し、分布図により制御用パッドＣ−Ｐａ
ｄｉの印加条件別にチップを区分して、組立工程におけ
る制御用パッドＣ−Ｐａｄｉへの所定の配線を行なうよ
うにしている。Further, in the voltage setting method of the voltage setting circuit of the first, third and fourth features of the present invention, as shown in FIG.
The measurement for determining the electric potential of the control pad C-Padi is carried out by the probe test, and the information is stored in the distribution chart form within the wafer, and the control pad C-Pa is stored by the distribution chart.
The chips are divided according to the application condition of di, and a predetermined wiring to the control pad C-Padi in the assembly process is performed.
【００２６】従って、本工程を半導体集積回路製造にお
ける自動化の一工程として組み込むことが可能となり、
半導体集積回路製造の時間短縮を実現できる。更に、本
発明の第２、第３及び第４の特徴の電圧設定回路の電圧
設定方法では、図５に示す如く、制御用パッドＣ−Ｐａ
ｄｉの電位を決定するための測定をプローブテストによ
り実施し、その情報をチップ内の記録領域に機械的に
（マーキングにより）記録し、記録領域の情報により、
組立工程における制御用パッドＣ−Ｐａｄｉへの所定の
配線を行なうようにしている。Therefore, this step can be incorporated as one step of automation in the semiconductor integrated circuit manufacturing,
It is possible to reduce the manufacturing time of semiconductor integrated circuits. Further, in the voltage setting method of the voltage setting circuit of the second, third and fourth characteristics of the present invention, as shown in FIG. 5, the control pad C-Pa is used.
The measurement for determining the potential of di is performed by a probe test, and the information is mechanically recorded (by marking) in a recording area in the chip, and the information in the recording area
Predetermined wiring is made to the control pad C-Padi in the assembly process.
【００２７】従って、第１の特徴の電圧設定回路の電圧
設定方法と同様の効果を実現できる。Therefore, the same effect as the voltage setting method of the voltage setting circuit of the first feature can be realized.
【００２８】[0028]
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図１に本発明の第１実施例に係る電圧設定回路の構成図
を示す。同図において、図６（従来例）と重複する部分
には同一の符号を附す。Embodiments of the present invention will now be described with reference to the drawings. First Embodiment FIG. 1 shows a block diagram of a voltage setting circuit according to a first embodiment of the present invention. In the figure, the same parts as those in FIG. 6 (conventional example) are designated by the same reference numerals.
【００２９】本実施例の電圧設定回路は、電源Ｖｃｃと
グランドＧＮＤとの間に、電流源、電圧設定部、及び電
源ＶBGを構成し、電圧設定部は、４個の電圧設定抵抗Ｒ
１〜Ｒ４と、４個の電圧設定抵抗の一部Ｒ１〜Ｒ３に並
列に接続され、個別の制御信号によりその開閉状態が定
まる３個のアナログスイッチＳＷ１〜ＳＷ３と、アナロ
グスイッチＳＷ１〜ＳＷ３と電源Ｖｃｃ間に接続される
電流源と、制御信号線に接続される制御用パッドＣ−Ｐ
ａｄ１〜Ｃ−Ｐａｄ３とから構成されている。The voltage setting circuit of this embodiment comprises a current source, a voltage setting unit, and a power supply VBG between the power supply Vcc and the ground GND, and the voltage setting unit has four voltage setting resistors R.
1 to R4 and a part of four voltage setting resistors R1 to R3 in parallel, and three analog switches SW1 to SW3 whose open / closed states are determined by individual control signals, analog switches SW1 to SW3, and a power supply A current source connected between Vcc and a control pad CP connected to a control signal line
It is composed of ad1 to C-Pad3.
【００３０】本実施例では、基準電圧ＶREF は、電圧Ｖ
BGと定電流ＩR による抵抗Ｒ１〜Ｒ４の電圧降下により
設定される。つまり、抵抗Ｒ１〜Ｒ４による合成抵抗値
を調整することで基準電圧ＶREF を調整することができ
る。In the present embodiment, the reference voltage VREF is the voltage V
It is set by the voltage drop of resistors R1 to R4 due to BG and constant current IR. That is, the reference voltage VREF can be adjusted by adjusting the combined resistance value of the resistors R1 to R4.
【００３１】合成抵抗値の調整は、アナログスイッチＳ
Ｗ１〜ＳＷ３のオン動作の組み合わせにより、抵抗値の
組み合わせを、Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４，Ｒ１＋Ｒ２＋
Ｒ４，Ｒ１＋Ｒ３＋Ｒ４，Ｒ２＋Ｒ３＋Ｒ４，Ｒ１＋Ｒ
４，Ｒ２＋Ｒ４，Ｒ３＋Ｒ４，Ｒ４の８通りから選択す
ることで行なう。また、アナログスイッチＳＷ１〜ＳＷ
３の開閉制御は、制御用パッドＣ−Ｐａｄ１〜Ｃ−Ｐａ
ｄ３に、グランドＧＮＤ電圧と等電位のリードからの配
線を施すことにより行なう。The analog resistance S is adjusted by adjusting the combined resistance value.
Depending on the combination of the ON operations of W1 to SW3, the combination of resistance values is changed to R1 + R2 + R3 + R4, R1 + R2 +
R4, R1 + R3 + R4, R2 + R3 + R4, R1 + R
It is performed by selecting from 8 ways of 4, R2 + R4, R3 + R4 and R4. Also, analog switches SW1 to SW
The opening / closing control of No. 3 is performed by the control pads C-Pad1 to C-Pa.
This is done by providing a wiring from a lead having the same potential as the ground GND voltage to d3.
【００３２】図１の場合、制御用パッドＣ−Ｐａｄ２に
配線が施されグランドＧＮＤ電圧が印加される。アナロ
グスイッチＳＷ１〜ＳＷ３が、その制御信号がローレベ
ルとなる時オン動作となるスイッチであれば、アナログ
スイッチＳＷ２がオン動作となり、合成抵抗Ｒ１＋Ｒ３
＋Ｒ４と電流ＩR による電圧降下により基準電圧ＶREF
が設定される。 第２実施例 図２に本発明の第２実施例に係る電圧設定回路の構成図
を示す。In the case of FIG. 1, wiring is applied to the control pad C-Pad 2 and the ground GND voltage is applied. If the analog switches SW1 to SW3 are switches that are turned on when the control signal becomes a low level, the analog switch SW2 is turned on and the combined resistance R1 + R3.
Reference voltage VREF due to voltage drop due to + R4 and current IR
Is set. Second Embodiment FIG. 2 shows a block diagram of a voltage setting circuit according to a second embodiment of the present invention.
【００３３】本実施例の電圧設定回路は、第１実施例の
電圧設定回路において、電圧設定抵抗Ｒ１〜Ｒ３を並列
に接続し、アナログスイッチＳＷ１〜ＳＷ３を抵抗Ｒ１
〜Ｒ３にそれぞれ直列に接続した構成となっている。The voltage setting circuit of this embodiment is the same as the voltage setting circuit of the first embodiment except that the voltage setting resistors R1 to R3 are connected in parallel and the analog switches SW1 to SW3 are connected to the resistor R1.
To R3 are connected in series.
【００３４】本実施例では、第１実施例と同様に、基準
電圧ＶREF は電圧ＶBGと低電流ＩRによる抵抗Ｒ１〜Ｒ
４の電圧降下により設定される。図２の場合、制御用パ
ッドＣ−Ｐａｄ２に配線が施されグランドＧＮＤ電圧が
印加されており、アナログスイッチＳＷ１〜ＳＷ３が、
その制御信号がローレベルとなる時オン動作となるスイ
ッチであれば、アナログスイッチＳＷ２がオン動作とな
り、合成抵抗Ｒ１×Ｒ３／（Ｒ１＋Ｒ３）＋Ｒ４と電流
ＩR による電圧降下により基準電圧ＶREF が設定され
る。In this embodiment, as in the first embodiment, the reference voltage VREF is the resistance R1 to R due to the voltage VBG and the low current IR.
It is set by the voltage drop of 4. In the case of FIG. 2, wiring is applied to the control pad C-Pad2 to apply the ground GND voltage, and the analog switches SW1 to SW3 are
If the control signal is a switch that is turned on when it becomes a low level, the analog switch SW2 is turned on, and the reference voltage VREF is set by the voltage drop due to the combined resistance R1 × R3 / (R1 + R3) + R4 and the current IR. ..
【００３５】尚、第１及び第２の実施例では、制御用パ
ッドＣ−Ｐａｄ１〜Ｃ−Ｐａｄ３が開放の場合、制御用
パッドＣ−Ｐａｄ１〜Ｃ−Ｐａｄ３の電位はハイレベル
に固定され、リード（＝ＧＮＤ）からローレベルの電位
を供給することにより制御用パッドＣ−Ｐａｄ１〜Ｃ−
Ｐａｄ３の電位をローレベルとして、アナログスイッチ
ＳＷ１〜ＳＷ３をオン動作させたが、これに限らず、例
えば次のようにすることも考えられる。In the first and second embodiments, when the control pads C-Pad1 to C-Pad3 are open, the potentials of the control pads C-Pad1 to C-Pad3 are fixed at a high level and the leads are read. By supplying a low-level potential from (= GND), the control pads C-Pad1 to C-
Although the analog switches SW1 to SW3 are turned on by setting the potential of Pad3 to the low level, the present invention is not limited to this, and the following may be considered, for example.
【００３６】即ち、制御用パッドＣ−Ｐａｄ１〜Ｃ−Ｐ
ａｄ３が開放の場合、制御用パッドＣ−Ｐａｄ１〜Ｃ−
Ｐａｄ３の電位はローレベルに固定され、リード（＝Ｖ
ｃｃ）からハイレベルの電位を供給することにより制御
用パッドＣ−Ｐａｄ１〜Ｃ−Ｐａｄ３の電位をハイレベ
ルとして、アナログスイッチＳＷ１〜ＳＷ３をオン動作
させる。 第３実施例 図３（１）に本発明の第３実施例に係る電圧設定回路の
構成図を示す。That is, the control pads C-Pad1 to CP
When ad3 is open, control pads C-Pad1 to C-
The potential of Pad3 is fixed to the low level, and the lead (= V
By supplying a high level potential from cc), the potential of the control pads C-Pad1 to C-Pad3 is set to a high level and the analog switches SW1 to SW3 are turned on. Third Embodiment FIG. 3A shows the configuration of a voltage setting circuit according to the third embodiment of the present invention.
【００３７】本実施例の電圧設定回路では、電源Ｖｃｃ
とグランドＧＮＤとの間に、電流源、電圧設定部、及び
電圧設定部に並列に接続される電源ＶBGとを有して構成
している。In the voltage setting circuit of this embodiment, the power source Vcc
And a ground GND, a current source, a voltage setting unit, and a power supply VBG connected in parallel to the voltage setting unit.
【００３８】電圧設定部は、４個の電圧設定抵抗Ｒ１〜
Ｒ４を直列接続したものを電源ＶAと並列に接続して、
電源ＶA を抵抗Ｒ１〜Ｒ４によって分圧された電位を有
する４個の端子ＶA ，ＶB ，ＶC ，及びＶD の何れかの
電位を、当該電圧設定回路の出力電位ＶREF と４個の端
子ＶA ，ＶB ，ＶC ，及びＶD の間に接続された４個の
アナログスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，及びＳＷＤ
の開閉状態を制御して出力電圧ＶREF を設定するもので
ある。The voltage setting section includes four voltage setting resistors R1 to R1.
Connect R4 in series with the power supply VA in parallel,
Any one of the four terminals VA, VB, VC, and VD having the potential obtained by dividing the power source VA by the resistors R1 to R4 is used as the output potential VREF of the voltage setting circuit and the four terminals VA and VB. , VC, and VD four analog switches SWA, SWB, SWC, and SWD
The output voltage VREF is set by controlling the open / closed state of.
【００３９】アナログスイッチＳＷＡ，ＳＷＢ，ＳＷ
Ｃ，及びＳＷＤの開閉状態を制御する制御信号Ｃｏｎｔ
Ａ，ＣｏｎｔＢ，ＣｏｎｔＣ，またはＣｏｎｔＤは、制
御用パッドＣ−Ｐａｄ１及びＣ−Ｐａｄ２からの信号を
入力として、図３（２）に示す真理値表の如く動作をす
るデコーダＤＥＣによって生成される。Analog switches SWA, SWB, SW
Control signal Cont for controlling the open / closed state of C and SWD
A, ContB, ContC, or ContD is generated by the decoder DEC that operates according to the truth table shown in FIG. 3 (2) with the signals from the control pads C-Pad1 and C-Pad2 as inputs.
【００４０】図３（１）の場合、制御用パッドＣ−Ｐａ
ｄ１に配線が施されてリード（Ｖｃｃ）の電位が印加さ
れている。従って、アナログスイッチＳＷＡ〜ＳＷＤ
が、その制御信号がローレベルとなる時オン動作となる
スイッチであれば、アナログスイッチＳＷＢがオン動作
となり、端子ＶB の電位、即ちＶA ×（Ｒ２＋Ｒ３＋Ｒ
４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）の電位が基準電圧Ｖ
REF として設定される。In the case of FIG. 3 (1), the control pad C-Pa
Wiring is applied to d1 and the potential of the lead (Vcc) is applied. Therefore, the analog switches SWA to SWD
However, if the switch is an on-operation when the control signal becomes low level, the analog switch SWB is on-operation and the potential of the terminal VB, that is, VA x (R2 + R3 + R).
4) / (R1 + R2 + R3 + R4) potential is the reference voltage V
Set as REF.
【００４１】本実施例では、パッド数をｌｏｇ2 ｎ／ｎ
（図３（１）では２分の１）に減少させることができ、
チップ面積をより減少させることが可能となる。 第４実施例 図４に本発明の第４実施例に係る電圧設定回路の電圧設
定方法の説明図を示す。In this embodiment, the number of pads is set to log 2 n / n.
(It can be reduced to half in Fig. 3 (1)),
It is possible to further reduce the chip area. Fourth Embodiment FIG. 4 shows an explanatory diagram of a voltage setting method of a voltage setting circuit according to a fourth embodiment of the present invention.
【００４２】上述の第１、第２、及び第３の実施例の電
圧設定回路においては、アナログスイッチＳＷ１〜ＳＷ
３或いはＳＷＡ〜ＳＷＤの開閉状態を設定するために、
制御用パッドＣ−Ｐａｄ１〜Ｃ−Ｐａｄ３にリード（グ
ランドＧＮＤまたはＶｃｃ）からの配線を施すが、何れ
の制御用パッドＣ−Ｐａｄｉに配線を施して信号を印加
するかは、プローブテストにおいて判断される。In the voltage setting circuits of the above-mentioned first, second and third embodiments, the analog switches SW1 to SW are used.
3 or to set the open / closed state of SWA to SWD,
Wiring from the lead (ground GND or Vcc) is applied to the control pads C-Pad1 to C-Pad3. Which of the control pads C-Padi is applied with a signal is determined by the probe test. It
【００４３】このプローブテストでは、制御用パッドＣ
−Ｐａｄｉに信号を印加して配線が成された場合と同じ
状態を設定し、その時の基準電圧ＶREF を測定し、目的
値に最も近い基準電圧ＶREF となる制御用パッドＣ−Ｐ
ａｄｉへの信号印加の組み合わせを確認する。In this probe test, the control pad C
-Pad is set to the same state as when wiring is made by applying a signal, the reference voltage VREF at that time is measured, and the control pad C-P becomes the reference voltage VREF closest to the target value.
Check the combination of signal application to adi.
【００４４】本実施例では、このように制御用パッドＣ
−Ｐａｄｉの電位を決定するための測定をプローブテス
トにより実施し、確認された情報に基づいて、チップ区
分として図４に示すようなウェハ内分布図を作成する。
例えば図４では、どの制御用パッドＣ−Ｐａｄｉも配線
しないチップをＡ、制御用パッドＣ−Ｐａｄ１を配線す
るチップをＢ、制御用パッドＣ−Ｐａｄ２を配線するチ
ップをＣ、制御用パッドＣ−Ｐａｄ３を配線するチップ
をＤ、制御用パッドＣ−Ｐａｄ１及び２を配線するチッ
プをＥ、制御用パッドＣ−Ｐａｄ１及び３を配線するチ
ップをＦ、制御用パッドＣ−Ｐａｄ２及び３を配線する
チップをＧ、制御用パッドＣ−Ｐａｄ１、２、及び３を
配線するチップをＨ、不良とされたフェイルチップを×
といった記号で区別している。In this embodiment, the control pad C is thus formed.
The measurement for determining the potential of -Padi is performed by the probe test, and based on the confirmed information, a distribution chart within a wafer as shown in FIG. 4 is created as a chip section.
For example, in FIG. 4, a chip in which no control pad C-Padi is wired is A, a chip in which the control pad C-Pad1 is wired is B, a chip in which the control pad C-Pad2 is wired is C, and a control pad C- The chip for wiring Pad3 is D, the chip for wiring control pads C-Pad1 and 2 is E, the chip for wiring control pads C-Pad1 and 3 is F, and the chip for wiring control pads C-Pad2 and 3 G, H for a chip for wiring the control pads C-Pad 1, 2, and 3 and X for a failed fail chip.
It is distinguished by such a symbol.
【００４５】区別されたチップは、グループ毎に分けら
れ、それぞれウェハ内分布図に基づいた制御用パッドＣ
−Ｐａｄｉの印加条件に沿った組立工程により制御用パ
ッドＣ−Ｐａｄｉへの配線がなされる。The distinguished chips are divided into groups, each of which is a control pad C based on the distribution map within the wafer.
Wiring to the control pad C-Pad i is performed by an assembly process according to the application condition of -Pad i.
【００４６】従って、本工程を半導体集積回路製造にお
ける自動化の一工程として組み込むことが可能となり、
半導体集積回路製造の時間短縮を実現できる。 第５実施例 図５に本発明の第５実施例に係る電圧設定回路の電圧設
定方法の説明図を示す。Therefore, it becomes possible to incorporate this step as an automated step in the semiconductor integrated circuit manufacturing,
It is possible to reduce the manufacturing time of semiconductor integrated circuits. Fifth Embodiment FIG. 5 shows an explanatory diagram of a voltage setting method of a voltage setting circuit according to a fifth embodiment of the present invention.
【００４７】本実施例では、制御用パッドＣ−Ｐａｄｉ
の電位を決定するための測定を、第４実施例と同様にプ
ローブテストにより実施し、確認された情報に基づい
て、図５（１）〜（４）に示すようにチップ内の記録領
域にマーキングによって記録し、マーキングの有無によ
り、組立工程における制御用パッドＣ−Ｐａｄｉへの所
定の配線を行なう。In the present embodiment, the control pad C-Padi
The measurement for determining the electric potential of is carried out by the probe test as in the case of the fourth embodiment, and based on the confirmed information, the recording area in the chip is recorded as shown in FIGS. Recording is performed by marking, and predetermined wiring is performed to the control pad C-Padi in the assembly process depending on the presence or absence of the marking.
【００４８】[0048]
【発明の効果】以上説明したように、本発明の電圧設定
回路によれば、制御用パッドに所定の電位を印加してア
ナログスイッチの開閉状態を制御し、電圧設定抵抗によ
る合成抵抗値を変化させて、当該電圧設定回路の電圧を
設定することとしたので、パッド数がより少なくなりチ
ップ面積を減少させることができ、また、他の回路へ影
響を及ぼすこともなく、プローブテストにおけるトリミ
ングを行なわずに、トリミング精度を落とすことなくプ
ローブテストの時間短縮が可能な電圧設定回路を提供す
ることができる。As described above, according to the voltage setting circuit of the present invention, the open / closed state of the analog switch is controlled by applying a predetermined potential to the control pad, and the combined resistance value by the voltage setting resistor is changed. Since the voltage of the voltage setting circuit is set, the number of pads can be reduced and the chip area can be reduced, and trimming in the probe test can be performed without affecting other circuits. It is possible to provide a voltage setting circuit capable of shortening the probe test time without degrading trimming accuracy without performing the trimming.
【００４９】また、本発明の電圧設定回路によれば、ｌ
ｏｇ2 ｎより大きな最小の整数個の制御用パッドに所定
の電位を印加して、論理回路により制御信号をアクティ
ブにしてアナログスイッチの開閉状態を制御し、電源を
抵抗によって分圧された電位を有するｎ個の端子の何れ
かの電位を当該電圧設定回路の出力電位として設定する
こととしたので、パッド数を更に少なくさせて、つまり
ｌｏｇ2 ｎ／ｎに減少させて、チップ面積を減少させる
ことができ、また、プローブテストにおけるトリミング
を行なわずに、トリミング精度を落とすことなくプロー
ブテストの時間短縮が可能な電圧設定回路を提供するこ
とができる。Further, according to the voltage setting circuit of the present invention,
A predetermined potential is applied to a minimum integer number of control pads larger than og 2 n, the control signal is activated by the logic circuit to control the open / closed state of the analog switch, and the power supply is divided into potentials by a resistor. Since the potential of any of the n terminals that it has is set as the output potential of the voltage setting circuit, the number of pads is further reduced, that is, it is reduced to log 2 n / n, and the chip area is reduced. It is also possible to provide a voltage setting circuit that can shorten the time of the probe test without lowering the trimming accuracy without performing the trimming in the probe test.
【００５０】また、本発明の電圧設定回路の電圧設定方
法では、制御用パッドの電位を決定するための測定をプ
ローブテストにより実施し、その情報をウェハ内分布図
形式で、またはチップ内の記録領域に機械的に（マーキ
ングにより）記憶し、分布図または記録領域の情報によ
り制御用パッドの印加条件別にチップを区分して、組立
工程における制御用パッドへの所定の配線を行なうこと
としたので、本工程を半導体集積回路製造における自動
化の一工程として組み込むことが可能となり、半導体集
積回路製造の時間短縮が可能な電圧設定回路の電圧設定
方法を提供することができる。Further, in the voltage setting method of the voltage setting circuit of the present invention, the measurement for determining the potential of the control pad is carried out by the probe test, and the information is recorded in the distribution chart form on the wafer or in the chip. Since it is stored mechanically (by marking) in the area, the chip is divided according to the application condition of the control pad based on the distribution map or the information of the recording area, and the predetermined wiring to the control pad in the assembly process is performed. The present step can be incorporated as an automated step in semiconductor integrated circuit manufacturing, and it is possible to provide a voltage setting method for a voltage setting circuit capable of shortening the time for semiconductor integrated circuit manufacturing.
【図１】本発明の第１実施例に係る電圧設定回路の構成
図である。FIG. 1 is a configuration diagram of a voltage setting circuit according to a first embodiment of the present invention.
【図２】本発明の第２実施例に係る電圧設定回路の構成
図である。FIG. 2 is a configuration diagram of a voltage setting circuit according to a second embodiment of the present invention.
【図３】図３（１）は本発明の第３実施例に係る電圧設
定回路の構成図、図３（２）はデコーダの真理値表であ
る。FIG. 3 (1) is a configuration diagram of a voltage setting circuit according to a third embodiment of the present invention, and FIG. 3 (2) is a truth table of a decoder.
【図４】本発明の第４実施例に係る電圧設定回路の電圧
設定方法の説明図である。FIG. 4 is an explanatory diagram of a voltage setting method of a voltage setting circuit according to a fourth embodiment of the present invention.
【図５】本発明の第５実施例に係る電圧設定回路の電圧
設定方法の説明図である。FIG. 5 is an explanatory diagram of a voltage setting method of the voltage setting circuit according to the fifth embodiment of the present invention.
【図６】図６（１）はツェナーザップ方式によるトリミ
ングの説明図、図６（２）はレーザカット方式によるト
リミングの説明図である。FIG. 6 (1) is an explanatory diagram of trimming by a Zener zap system, and FIG. 6 (2) is an explanatory diagram of trimming by a laser cut system.
Ｒ１〜Ｒ４…電圧設定抵抗 ＳＷ１〜ＳＷ３，ＳＷＡ〜ＳＷＤ…アナログスイッチ Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ４…制御用パッド ＶA 〜ＶD …端子 ＶREF …電圧設定回路の出力電圧（端子）、（基準電
圧） ＣｏｎｔＡ〜ＣｏｎｔＤ…制御信号 ＤＥＣ…論理回路（デコーダ） ＶBG…電圧 ＩR …定電流 Ｖｃｃ…電源 ＧＮＤ…グランド Ａ〜Ｈ，×…チップ区分 ＺＤ１〜ＺＤ３…ツェナーダイオード Ｉz …電流R1 to R4 ... Voltage setting resistors SW1 to SW3, SWA to SWD ... Analog switches C-Pad1 to C-Pad4 ... Control pads VA to VD ... Terminal VREF ... Output voltage (terminal) of voltage setting circuit, (reference voltage) ContA ~ ContD ... Control signal DEC ... Logic circuit (decoder) VBG ... Voltage IR ... Constant current Vcc ... Power supply GND ... Ground A ... H, X ... Chip division ZD1 to ZD3 ... Zener diode Iz ... Current
Claims (8)
抗（Ｒ１〜Ｒ４）と、前記ｍ個の電圧設定抵抗の一部ま
たは全てに並列に接続され、個別の制御信号によりその
開閉状態が定まるｎ個（ｎ≦ｍ）のスイッチ手段（ＳＷ
１〜ＳＷ３）と、制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐ
ａｄ３）とを有し、 前記制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ３）を介
して該スイッチ手段に制御信号となるに所定の電位を印
加することにより、当該電圧設定回路の電圧を設定する
ことを特徴とする電圧設定回路。1. An m number (m is an arbitrary positive integer) voltage setting resistor (R1 to R4) and a part or all of the m voltage setting resistors are connected in parallel and are connected by individual control signals. N (n ≦ m) switch means (SW) whose open / closed state is determined
1 to SW3) and control pads (C-Pad 1 to C-P)
and ad3), and sets a voltage of the voltage setting circuit by applying a predetermined potential as a control signal to the switch means through the control pads (C-Pad1 to C-Pad3). A voltage setting circuit characterized in that
前記ｍ個の電圧設定抵抗の一部または全てに直列に接続
され、個別の制御信号によりその開閉状態が定まるｎ個
のアナログスイッチ（ＳＷ１〜ＳＷ３）と、前記制御信
号線に接続される制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐ
ａｄ３）とを有し、 前記制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ３）に所
定の電位を印加することにより、当該電圧設定回路の電
圧を設定することを特徴とする電圧設定回路。2. M voltage setting resistors (R1 to R4),
N analog switches (SW1 to SW3), which are connected in series to some or all of the m voltage setting resistors and whose open / closed states are determined by individual control signals, and for control connected to the control signal line Pad (C-Pad1 to CP
ad3), and the voltage of the voltage setting circuit is set by applying a predetermined potential to the control pads (C-Pad1 to C-Pad3).
D ）と、前記ｎ個の端子（ＶA 〜ＶD ）と当該電圧設定
回路の出力端子（ＶREF ）との間に接続され、個別の制
御信号（ＣｏｎｔＡ〜ＣｏｎｔＤ）によりその開閉状態
が定まるｎ個のアナログスイッチ（ＳＷＡ〜ＳＷＤ）
と、前記制御信号線に接続される制御用パッド（Ｃ−Ｐ
ａｄ１〜Ｃ−Ｐａｄ４）とを有し、 前記制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ４）に所
定の電位を印加することにより、当該電圧設定回路の電
圧を設定することを特徴とする電圧設定回路。3. N terminals (VA to V) having different potentials.
D) and the n terminals (VA to VD) and the output terminal (VREF) of the voltage setting circuit, and n open / close states are determined by individual control signals (ContA to ContD). Analog switch (SWA-SWD)
And a control pad (CP) connected to the control signal line.
ad1 to C-Pad4), and setting a voltage of the voltage setting circuit by applying a predetermined potential to the control pads (C-Pad1 to C-Pad4). circuit.
グスイッチ（ＳＷＡ〜ＳＷＤ）とｌｏｇ2 ｎより大きな
最小の整数個の制御用パッド（Ｃ−Ｐａｄ１及びＣ−Ｐ
ａｄ２）との間に、前記制御用パッド（Ｃ−Ｐａｄ１及
びＣ−Ｐａｄ２）の電位により前記１つまたは複数の制
御信号（ＣｏｎｔＡ，ＣｏｎｔＢ，ＣｏｎｔＣ，または
ＣｏｎｔＤ）をアクティブにする論理回路（ＤＥＣ）を
有することを特徴とする請求項１、２、または３に記載
の電圧設定回路。4. The voltage setting circuit includes the n analog switches (SWA to SWD) and a minimum integer number of control pads (C-Pad1 and C-P) larger than log 2 n.
a logic circuit (DEC) that activates the one or more control signals (ContA, ContB, ContC, or ContD) according to the potential of the control pads (C-Pad1 and C-Pad2) between the ad2) and ad2). The voltage setting circuit according to claim 1, 2 or 3, further comprising:
Ｐａｄ３）が開放の場合、該制御用パッド（Ｃ−Ｐａｄ
１〜Ｃ−Ｐａｄ３）の電位はハイレベルに固定されてお
り、外部からローレベルの電位を供給することにより該
制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ３）の電位を
ローレベルとして、前記アナログスイッチ（ＳＷ１〜Ｓ
Ｗ３）の状態を設定することを特徴とする請求項１、
２、３、または４に記載の電圧設定回路。5. The control pads (C-Pad1 to C-)
Pad 3) is open, the control pad (C-Pad)
1 to C-Pad 3) are fixed to a high level, and the potential of the control pads (C-Pad 1 to C-Pad 3) is set to a low level by externally supplying a low level potential, and the analog Switch (SW1-S
2. The state of W3) is set.
The voltage setting circuit described in 2, 3, or 4.
Ｐａｄ３）が開放の場合、該制御用パッド（Ｃ−Ｐａｄ
１〜Ｃ−Ｐａｄ３）の電位はローレベルに固定されてお
り、外部からハイレベルの電位を供給することにより該
制御用パッド（Ｃ−Ｐａｄ１〜Ｃ−Ｐａｄ３）の電位を
ハイレベルとして、前記アナログスイッチ（ＳＷ１〜Ｓ
Ｗ３）の状態を設定することを特徴とする請求項１、
２、３、または４に記載の電圧設定回路。6. The control pads (C-Pad1 to C-)
Pad 3) is open, the control pad (C-Pad)
1 to C-Pad 3) are fixed to a low level, and the potential of the control pads (C-Pad 1 to C-Pad 3) is set to a high level by supplying a high level potential from the outside, and the analog Switch (SW1-S
2. The state of W3) is set.
The voltage setting circuit described in 2, 3, or 4.
記載の電圧設定回路の電圧設定方法において、 前記制御用パッド（Ｃ−Ｐａｄｉ）の電位を決定するた
めの測定をプローブテストにより実施し、その情報をウ
ェハ内分布図形式で記憶し、前記分布図により前記制御
用パッドの印加条件別にチップを区分して、組立工程に
おける前記制御用パッド（Ｃ−Ｐａｄｉ）への所定の配
線を行なうことを特徴とする電圧設定回路の電圧設定方
法。7. The voltage setting method for a voltage setting circuit according to claim 1, 2, 3, 4, 5, or 6, wherein a probe for measuring for determining the potential of the control pad (C-Padi) is used. It is carried out by a test, the information is stored in a distribution map format within a wafer, the chips are classified according to the application condition of the control pad according to the distribution map, and predetermined to the control pad (C-Padi) in the assembly process. A method of setting a voltage in a voltage setting circuit, characterized in that wiring is performed.
記載の電圧設定回路の電圧設定方法において、 前記制御用パッド（Ｃ−Ｐａｄｉ）の電位を決定するた
めの測定をプローブテストにより実施し、その情報をチ
ップ内の記録領域に機械的に記録し、前記記録領域の情
報により、組立工程における前記制御用パッド（Ｃ−Ｐ
ａｄｉ）への所定の配線を行なうことを特徴とする電圧
設定回路の電圧設定方法。8. The voltage setting method for a voltage setting circuit according to claim 1, 2, 3, 4, 5, or 6, wherein a probe for measuring for determining the potential of the control pad (C-Padi) is used. The test is performed, the information is mechanically recorded in a recording area in the chip, and the control pad (CP) in the assembling process is determined by the information in the recording area.
adi) and a predetermined wiring to the voltage setting circuit of the voltage setting circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239092A JPH05232151A (en) | 1992-02-19 | 1992-02-19 | Circuit and method for setting voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239092A JPH05232151A (en) | 1992-02-19 | 1992-02-19 | Circuit and method for setting voltage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05232151A true JPH05232151A (en) | 1993-09-07 |
Family
ID=12357630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3239092A Withdrawn JPH05232151A (en) | 1992-02-19 | 1992-02-19 | Circuit and method for setting voltage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05232151A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236547B1 (en) | 1999-04-07 | 2001-05-22 | Mitsubishi Denki Kabushiki Kaisha | Zener zapping device and zener zapping method |
-
1992
- 1992-02-19 JP JP3239092A patent/JPH05232151A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |