JPH05215789A - Comparator circuit - Google Patents
Comparator circuitInfo
- Publication number
- JPH05215789A JPH05215789A JP31816591A JP31816591A JPH05215789A JP H05215789 A JPH05215789 A JP H05215789A JP 31816591 A JP31816591 A JP 31816591A JP 31816591 A JP31816591 A JP 31816591A JP H05215789 A JPH05215789 A JP H05215789A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- output terminal
- circuit
- emitter
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はコンパレータ回路に関す
る。FIELD OF THE INVENTION The present invention relates to a comparator circuit.
【０００２】[0002]
【従来の技術】コンパレータ回路は、Ａ／Ｄ変換回路な
どの電子回路に広く用いられている。現在、高品位テレ
ビの発達により、高精度Ａ／Ｄ変換回路の要求が高まる
中、その精度の向上がますます望まれている。2. Description of the Related Art Comparator circuits are widely used in electronic circuits such as A / D conversion circuits. Nowadays, with the development of high-definition television, the demand for high-precision A / D conversion circuit is increasing, and the improvement of the precision is more and more desired.
【０００３】図２に従来のコンパレータ回路の一例を示
す。この回路はアイイーイーイー・ジャーナル・オブ・
ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲＮ
ＡＬＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ），第２３巻，第６号，１９８８年１２月，第１３４
６頁に記載されているものである。図２を参照すると、
このコンパレータ回路は、前段が差動型プリアンプ、後
段が比較・ラッチ回路の２段構成となっている。前段の
差動型プリアンプでは、入力電圧（ＶIN）と基準電圧
（Ｖref ）が入力バッファを介して、差動対を構成する
第１，２ＮＰＮトランジスタＱ1 ，Ｑ2 のベースに入力
され、電位差（ＶIN−Ｖref ）が増幅される。増幅され
た信号は後段の比較・ラッチ回路に入力される。入力さ
れた信号は入力バッファを介して差動対を構成する第
３，４ＮＰＮトランジスタＱ3 ，Ｑ4のベースに入力さ
れる。コンパレータ駆動信号φが“Ｈ”のときに入力電
圧と基準電圧が比較される。もしＶIN＞Ｖref ならば出
力ＱN は“Ｈ”にＱR は“Ｌ”になる。次にコンパレー
タ駆動信号φが“Ｌ”になりラッチ信号（反転φ信号）
が“Ｌ”から“Ｈ”になり、その間出力は一定に保たれ
る。FIG. 2 shows an example of a conventional comparator circuit. This circuit is the IEE Journal of
Solid State Circuits (IEEE JOURN
ALOF SOLID-STATE CIRCUIT
S), Vol. 23, No. 6, December 1988, No. 134.
It is described on page 6. Referring to FIG.
This comparator circuit has a two-stage configuration in which the front stage is a differential preamplifier and the rear stage is a comparison / latch circuit. In the preceding differential preamplifier, the input voltage (V IN ) and the reference voltage (V ref ) are input to the bases of the first and second NPN transistors Q 1 and Q 2 forming a differential pair via the input buffer, The potential difference (V IN −V ref ) is amplified. The amplified signal is input to the subsequent comparison / latch circuit. The input signal is input to the bases of the third and fourth NPN transistors Q 3 and Q 4 which form a differential pair via the input buffer. When the comparator drive signal φ is "H", the input voltage is compared with the reference voltage. If Q R to the V IN> V ref if output Q N "H" becomes "L". Next, the comparator drive signal φ becomes “L” and the latch signal (inverted φ signal)
Changes from "L" to "H", while the output is kept constant.
【０００４】[0004]
【発明が解決しようとする課題】以上説明したコンパレ
ータ回路は、２２個のＮＰＮトランジスタと１２個の抵
抗とで構成されている。Ｎビットの並列型Ａ／Ｄ変換器
に必要なコンパレータ回路の数は（２N −１）個であ
る。例えばＮ＝１０ビットの場合、必要なコンパレータ
回路の数は１０２３個である。したがって分解能が上が
れば、その分チップサイズや消費電流の増加が問題とな
る。したがって、本発明の目的はチップサイズや消費電
流の軽減を実現する、構成素子数の少ないコンパレータ
を提供することである。The comparator circuit described above is composed of 22 NPN transistors and 12 resistors. The number of comparator circuits required for the N-bit parallel A / D converter is (2 N -1). For example, when N = 10 bits, the number of required comparator circuits is 1023. Therefore, if the resolution is improved, the increase in chip size and current consumption becomes a problem. Therefore, an object of the present invention is to provide a comparator having a small number of constituent elements, which realizes reduction in chip size and current consumption.
【０００５】[0005]
【課題を解決するための手段】本発明のコンパレータ回
路は、ゲートがラッチ回路駆動信号端子に接続され、ソ
ースが第１の電源に接続され、ドレインが反転出力端子
に接続された第１ＭＯＳトランジスタと、ゲートが正転
出力端子に、ソースが前記第１の電源に、ドレインが前
記反転出力端子に接続された第２ＭＯＳトランジスタ
と、ゲートが前記正転出力端子に、ソースが前記第１の
電源に、ドレインが前記反転出力端子に接続された第３
ＭＯＳトランジスタと、ゲートが前記ラッチ回路駆動信
号端子に、ソースが前記第１の電源に、ドレインが前記
正転出力端子に接続された第４ＭＯＳトランジスタと、
コレクタが前記反転出力端子に接続され、ベースが第２
の電源に接続され、エミッタが第３のバイポーラトラン
ジスタのコレクタに接続された第１バイポーラトランジ
スタと、コレクタが前記正転出力端子に、ベースが第２
の電源に、エミッタが第４のバイポーラトランジスタの
コレクタに接続された第２バイポーラトランジスタと、
コレクタが前記第１バイポーラトランジスタのエミッタ
に、ベースが入力電圧端子に、エミッタが第１の電流源
に接続された第３バイポーラトランジスタと、コレクタ
が前記第２バイポーラトランジスタのエミッタに、ベー
スが比較電圧入力端子に、エミッタが前記第１の電流源
に接続された第４バイポーラトランジスタと、一端が前
記第３および第４バイポーラトランジスタのエミッタ
に、他端が第３の電源に接続されている第１の電流源を
含むことを特徴としている。A comparator circuit of the present invention includes a first MOS transistor having a gate connected to a latch circuit drive signal terminal, a source connected to a first power supply, and a drain connected to an inverting output terminal. A gate connected to the non-inverting output terminal, a source connected to the first power source, a drain connected to the inverting output terminal, a second MOS transistor connected to the gate, the non-inverting output terminal, and a source connected to the first power source. , A drain whose drain is connected to the inverting output terminal
A fourth MOS transistor having a gate connected to the latch circuit drive signal terminal, a source connected to the first power supply, and a drain connected to the non-inverting output terminal;
The collector is connected to the inverting output terminal, and the base is the second
A first bipolar transistor connected to the power source of the third bipolar transistor, the emitter of which is connected to the collector of the third bipolar transistor, the collector of which is the non-inverting output terminal, and the base of which is the second.
A second bipolar transistor whose emitter is connected to the collector of the fourth bipolar transistor,
A third bipolar transistor having a collector connected to the emitter of the first bipolar transistor, a base connected to the input voltage terminal, an emitter connected to the first current source, a collector connected to the emitter of the second bipolar transistor, and a base connected to a comparison voltage. A fourth bipolar transistor whose emitter is connected to the first current source is connected to the input terminal, and one end is connected to the emitters of the third and fourth bipolar transistors and the other end is connected to the third power source. It is characterized by including the current source of.
【０００６】[0006]
【実施例】次に本発明の実施例について説明する。図１
は本発明の一実施例によるコンパレータ回路の回路図で
あって、図１（ａ）は本実施例の基本的な構成を示し、
図１（ｂ）は図１（ａ）に示した回路中の定電流源を具
体化したものである。図１（ａ），（ｂ）を参照する
と、定電流源ＩはＮＰＮバイポーラトランジスタＱ5で
構成されており、ベースは第４の電源ＶBB2 に接続され
ている。本発明の構成と図２に示した従来例の構成との
差異は、従来プリアンプ回路と比較・ラッチ回路が分け
られて２段構成になっていたものを１段にまとめる構成
にしたことと、それによりバイポーラトランジスタの数
が２２個から５個に減ったことである。さらにラッチ回
路をＭＯＳトランジスタ４個で実現したところにある。EXAMPLES Next, examples of the present invention will be described. Figure 1
1A is a circuit diagram of a comparator circuit according to an embodiment of the present invention, and FIG. 1A shows a basic configuration of the present embodiment,
FIG. 1B is a concrete embodiment of the constant current source in the circuit shown in FIG. Referring to FIGS. 1A and 1B, the constant current source I is composed of an NPN bipolar transistor Q 5 , and its base is connected to the fourth power source V BB2 . The difference between the configuration of the present invention and the configuration of the conventional example shown in FIG. 2 is that the preamplifier circuit and the comparison / latch circuit are divided into two stages and are combined into one stage. This reduces the number of bipolar transistors from 22 to 5. Further, the latch circuit is realized by four MOS transistors.
【０００７】次に動作について説明する。第１，２バイ
ポーラトランジスタＱ1 ，Ｑ2 のベースは第２の電源Ｖ
BB1 に接続され常にオン状態である。第５バイポーラト
ランジスタＱ5 は第３の電源ＶBB2 に接続され常にオン
状態である。第４バイポーラトランジスタＱ4 のベース
には比較電圧Ｖref が印加されている。Next, the operation will be described. The bases of the first and second bipolar transistors Q 1 and Q 2 are the second power source V
It is connected to BB1 and is always on. The fifth bipolar transistor Q 5 is connected to the third power source V BB2 and is always on. The comparison voltage V ref is applied to the base of the fourth bipolar transistor Q 4 .
【０００８】増幅モードでは、第１，４ＭＯＳトランジ
スタＭ1 ，Ｍ4 のゲートに加わるラッチ回路駆動信号φ
は“Ｌ”に設定されており、これら２つのＭＯＳトラン
ジスタＭ1 ，Ｍ4 はオン状態にある。出力ＱN ，ＱR は
共に“Ｌ”だから第２，３ＭＯＳトランジスタＭ2 ，Ｍ
3 のゲート電圧は共に“Ｈ”でありオフ状態である。第
３バイポーラトランジスタＱ3 に入力電圧ＶINが印加さ
れて電圧比較が行われる。ＶIN＞Ｖref の場合について
考える。この場合、第３バイポーラトランジスタＱ3 に
流れ込むコレクタ電流は第４バイポーラトランジスタＱ
4 に比較して大きくなる。比較・ラッチモードではラッ
チ回路駆動信号φが“Ｈ”に切り替わり、第１，第４Ｍ
ＯＳトランジスタＭ1 ，Ｍ4 はオフになる。これにより
第１，２インバータ回路の入力端側電位は瞬間下がりだ
すが、第３，第４バイポーラトランジスタＱ3 とＱ4 に
流れ込む電流値の差とラッチ回路構成とにより、第２Ｍ
ＯＳトランジスタＭ2 のゲート電位は逆に上がりはじ
め、第３ＭＯＳトランジスタＭ3 のゲート電位は更に下
がる。したがって出力はＱN が“Ｈ”にＱR が“Ｌ”に
なる。すなわち、本実施例によれば、バイポーラトラン
ジスタ５個とＭＯＳトランジスタ４個でコンパレータ回
路が構成できることが分る。したがって、従来技術によ
るコンパレータ回路では、入出力のバッファを除いて、
１０個のバイポーラトランジスタと６個の抵抗とを必要
としたのが、本発明によれば、少ない素子数でコンパレ
ータ回路を提供することができる。In the amplification mode, the latch circuit drive signal φ applied to the gates of the first and fourth MOS transistors M 1 and M 4
Is set to "L", and these two MOS transistors M 1 and M 4 are in the ON state. Since the outputs Q N and Q R are both "L", the second and third MOS transistors M 2 and M
The gate voltages of 3 are both "H" and are in the off state. The input voltage V IN is applied to the third bipolar transistor Q 3 for voltage comparison. Consider the case where V IN > V ref . In this case, the collector current flowing into the third bipolar transistor Q 3 is the fourth bipolar transistor Q 3.
It becomes larger than 4 . In the comparison / latch mode, the latch circuit drive signal φ switches to “H”, and the first and fourth M
The OS transistors M 1 and M 4 are turned off. As a result, the potentials on the input terminal side of the first and second inverter circuits instantly drop, but due to the difference between the current values flowing into the third and fourth bipolar transistors Q 3 and Q 4 and the latch circuit configuration, the second M
On the contrary, the gate potential of the OS transistor M 2 begins to rise, and the gate potential of the third MOS transistor M 3 further falls. Therefore, the outputs are Q N "H" and QR R "L". That is, according to the present embodiment, it can be seen that the comparator circuit can be composed of 5 bipolar transistors and 4 MOS transistors. Therefore, in the conventional comparator circuit, except for the input / output buffer,
Although 10 bipolar transistors and 6 resistors are required, the present invention can provide a comparator circuit with a small number of elements.
【０００９】[0009]
【発明の効果】以上説明したように本発明によれば、従
来技術に比べて少ない素子数でコンパレータ回路を実現
できる。As described above, according to the present invention, a comparator circuit can be realized with a smaller number of elements as compared with the prior art.
【図１】分図（ａ）は、本発明の一実施例の回路構成を
示す回路図である。分図（ｂ）は、分図（ａ）に示す回
路図中の定電流源を具体化して現わした回路図である。FIG. 1A is a circuit diagram showing a circuit configuration of an embodiment of the present invention. The partial diagram (b) is a circuit diagram showing the constant current source in the circuit diagram shown in the partial diagram (a) in detail.
【図２】従来のコンパレータ回路の一例の回路図であ
る。FIG. 2 is a circuit diagram of an example of a conventional comparator circuit.
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ＰＭＯＳトランジスタ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ＮＰＮバイポーラト
ランジスタＩ 定電流源M 1 , M 2 , M 3 , M 4 PMOS transistor Q 1 , Q 2 , Q 3 , Q 4 , Q 5 NPN bipolar transistor I Constant current source
Claims (1)
ースが第１の電源に、ドレインが反転出力端子に接続さ
れた第１ＭＯＳトランジスタと、 ゲートが正転出力端子に、ソースが前記第１の電源に、
ドレインが前記反転出力端子に接続された第２ＭＯＳト
ランジスタと、 ゲートが前記反転出力端子に、ソースが前記第１の電源
に、ドレインが前記正転出力端子に接続された第３ＭＯ
Ｓトランジスタと、 ゲートが前記ラッチ回路駆動信号端子に、ソースが前記
第１の電源に、ドレインが前記正転出力端子に接続され
た第４ＭＯＳトランジスタと、 コレクタが前記反転出力端子に接続され、ベースが第２
の電源に接続され、エミッタが第３のバイポーラトラン
ジスタのコレクタに接続された第１バイポーラトランジ
スタと、 コレクタが前記正転出力端子に、ベースが第２の電源
に、エミッタが第４のバイポーラトランジスタのコレク
タに接続された第２バイポーラトランジスタと、 コレクタが前記第１バイポーラトランジスタのエミッタ
に、ベースが入力電圧端子に、エミッタが第１の電流源
に接続された第３バイポーラトランジスタと、 コレクタが前記第２バイポーラトランジスタのエミッタ
に、ベースが比較電圧入力端子に、エミッタが前記第１
の電流源に接続された第４バイポーラトランジスタと、 一端が前記第３および第４バイポーラトランジスタのエ
ミッタに、他端が第３の電源に接続されている第１の電
流源を有することを特徴とするコンパレータ回路。1. A first MOS transistor having a gate connected to a latch circuit drive signal terminal, a source connected to a first power supply, a drain connected to an inverting output terminal, a gate connected to a non-inverting output terminal, and a source connected to the first Power supply,
A second MOS transistor having a drain connected to the inverting output terminal; a third MOS transistor having a gate connected to the inverting output terminal, a source connected to the first power supply, and a drain connected to the non-inverting output terminal.
An S transistor, a fourth MOS transistor having a gate connected to the latch circuit drive signal terminal, a source connected to the first power supply, and a drain connected to the non-inversion output terminal, and a collector connected to the inversion output terminal and a base Is the second
A first bipolar transistor having an emitter connected to the collector of the third bipolar transistor, a collector connected to the non-inverting output terminal, a base connected to the second power supply, and an emitter connected to the fourth bipolar transistor. A second bipolar transistor connected to the collector; a collector connected to the emitter of the first bipolar transistor, a base connected to the input voltage terminal, and a third bipolar transistor connected to the first current source at the emitter; 2 The bipolar transistor has an emitter, a base as a comparison voltage input terminal, and an emitter as the first
A fourth bipolar transistor connected to the current source, and a first current source having one end connected to the emitters of the third and fourth bipolar transistors and the other end connected to the third power source. Comparator circuit to do.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31816591A JPH05215789A (en) | 1991-12-02 | 1991-12-02 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31816591A JPH05215789A (en) | 1991-12-02 | 1991-12-02 | Comparator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05215789A true JPH05215789A (en) | 1993-08-24 |
Family
ID=18096200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31816591A Withdrawn JPH05215789A (en) | 1991-12-02 | 1991-12-02 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05215789A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012105029A (en) * | 2010-11-10 | 2012-05-31 | Nec Corp | Analog-digital conversion device and analog-digital conversion method |
| GB2560413A (en) * | 2015-06-16 | 2018-09-12 | Nordic Semiconductor Asa | Voltage monitor |
-
1991
- 1991-12-02 JP JP31816591A patent/JPH05215789A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012105029A (en) * | 2010-11-10 | 2012-05-31 | Nec Corp | Analog-digital conversion device and analog-digital conversion method |
| GB2560413A (en) * | 2015-06-16 | 2018-09-12 | Nordic Semiconductor Asa | Voltage monitor |
| US10473698B2 (en) | 2015-06-16 | 2019-11-12 | Nordic Semiconductor Asa | Voltage monitor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2875922B2 (en) | A / D converter | |
| WO2020140469A1 (en) | Comparator and analog-to-digital converter | |
| TWI815373B (en) | Dynamic comparator | |
| US4982119A (en) | Comparator with latch circuit | |
| JPH01226204A (en) | Asymmetrical differential amplifier | |
| TW202121833A (en) | High-linearity input buffer | |
| JP3082690B2 (en) | Operational amplifier circuit | |
| CN111313871A (en) | Dynamic pre-amplifying circuit and dynamic comparator | |
| JP3079675B2 (en) | Level conversion circuit | |
| JPH05215789A (en) | Comparator circuit | |
| JPH0613878A (en) | Level conversion circuit | |
| US5329183A (en) | ECL-CMOS level converter circuit | |
| JPH05218872A (en) | Comparator circuit and driving method for the circuit | |
| JP3326804B2 (en) | Comparator circuit | |
| JPH09105763A (en) | Comparator circuit | |
| US6014043A (en) | Current switching type switch circuit | |
| JP3130791B2 (en) | Level conversion circuit | |
| US5631650A (en) | Sample/hold free most significant bit comparator using bisection comparators | |
| JP3252875B2 (en) | Voltage comparator | |
| US11936354B2 (en) | Amplifier circuit | |
| JP3251097B2 (en) | comparator | |
| US6518841B1 (en) | Enhanced folded cascade voltage gain cell | |
| JPH07134899A (en) | Sense amplifier | |
| JPH09261032A (en) | Interface circuit | |
| JP3294909B2 (en) | Electronic switch circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |