JPH0520893A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH0520893A JPH0520893A JP3168144A JP16814491A JPH0520893A JP H0520893 A JPH0520893 A JP H0520893A JP 3168144 A JP3168144 A JP 3168144A JP 16814491 A JP16814491 A JP 16814491A JP H0520893 A JPH0520893 A JP H0520893A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スペアアドレス比較回
路を有するSRAMやDRAM等の半導体集積回路に係わり、特
に高速SRAM、高速DRAMに有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit such as SRAM and DRAM having a spare address comparison circuit, and more particularly to a technique effective for high speed SRAM and high speed DRAM.
【０００２】[0002]
【従来の技術】従来の技術について、図９〜図１２を用
いて説明する。2. Description of the Related Art A conventional technique will be described with reference to FIGS.
【０００３】図９に示すのは、参考文献（K.SASAKI et
al.,1989 アイエスエスシーシー タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース
゛ ISSCC Digest of Technical Papers,PP.34-35）で、
用いられている従来のスペアセルを読みだす場合の回路
方式である。図９において、例えば、グローバルワード
線4（GWL-1,2,..）とアドレス8（Y1,Y2）によってＡＮ
Ｄ回路11を用いて制御されるノーマルワード線2（ノー
マルWL-1,2..）を立ち上げることで、第１のデータ線10
叉は第２のデータ線1010に、ノーマルセル3の情報を読
みだす。又、同時に、スペアグローバルワード線12（SG
WL）とアドレス8（Y1,Y2）によってＡＮＤ回路11を用い
て制御されるスペアワード線１（スペアWL-1,WL-2）を
立ち上げることで、ノーマルセル3の情報が読みだされ
たデータ線を除く第１のデータ線10叉は第２のデータ線
1010に、スペアセル33の情報を読みだす。次に、コラム
スイッチ5を介して、それぞれ、前記データ線10、1010
の情報を、第１、第２のセンスアンプ6に読みだす。こ
こで、もし、外部アドレスがスペアアドレスであること
が、図１０、図１１に示している比較回路12によって判
定されれば、第２のセンスアンプ6の情報が、第３のデ
ータ線9に読みだされる。もし、スペアアドレスでない
ことが、判定されれば、第１のセンスアンプ6の情報
を、前記第３のデータ線9に読みだされる。FIG. 9 shows a reference document (K. SASAKI et.
al., 1989 ISSC Digest of Technical Papers, PP.34-35),
This is a circuit system for reading out the conventional spare cell used. In FIG. 9, for example, the global word line 4 (GWL-1,2, ...) And the address 8 (Y1, Y2)
By raising the normal word line 2 (normal WL-1, 2 ...) Controlled using the D circuit 11, the first data line 10
Alternatively, the information of the normal cell 3 is read out on the second data line 1010. At the same time, the spare global word line 12 (SG
The information of the normal cell 3 is read out by activating the spare word line 1 (spare WL-1, WL-2) which is controlled by the AND circuit 11 by WL) and the address 8 (Y1, Y2). First data line 10 or second data line excluding data line
The information of the spare cell 33 is read out at 1010. Then, through the column switch 5, the data lines 10 and 1010, respectively.
Is read out to the first and second sense amplifiers 6. Here, if the comparison circuit 12 shown in FIGS. 10 and 11 determines that the external address is a spare address, the information of the second sense amplifier 6 is transferred to the third data line 9. Read out. If it is determined that the address is not the spare address, the information of the first sense amplifier 6 is read out on the third data line 9.
【０００４】比較回路は、一般に図１１に示すような、
ヒューズ120によって、プログラムされたNOR回路で構成
される。１２１はラッチ、１２２はＡＴＺ（アドレス遷
移検出信号）を示す。例えば、図１１の場合であると、
外部アドレスＡｎ128がスペアアドレスである場合に
は、出力127（SPARE）がハイになり、スペアアドレスで
ない場合には、出力127はローになる。この出力結果に
より、前記したようにセンスアンプ１,２のいづれか
を、第３のデータ線9に接続するか否かを判断する。以
上、説明したことを、タイミング図で示したのが、図１
２である。The comparison circuit generally has the structure shown in FIG.
The fuse 120 constitutes a programmed NOR circuit. 121 indicates a latch, and 122 indicates an ATZ (address transition detection signal). For example, in the case of FIG. 11,
The output 127 (SPARE) goes high if the external address An128 is a spare address, and goes low if it is not a spare address. Based on this output result, it is determined whether any of the sense amplifiers 1 and 2 is connected to the third data line 9 as described above. The above description is shown in the timing diagram in FIG.
It is 2.
【０００５】以上のような構成により、外部アドレス12
8が、スペアアドレスであろうがあるまいが、スペアワ
ード線12とノーマルワード線4を立ち上げるので、スペ
アアドレスであるか否かの判断を待って、前記どちらか
のワード線を、立ち上げる方式に比較して、読みだしの
高速化がはかれる。With the above configuration, the external address 12
Whether 8 is a spare address or not, since the spare word line 12 and the normal word line 4 are activated, either of the above word lines is activated after waiting for a determination as to whether or not it is a spare address. Compared to the method, the reading speed is increased.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前記の
様に、外部アドレスが、スペアアドレスであろうがある
まいが、前記スペアワード線と前記ノーマルワード線
を、立ち上げるためには、前記スペアワード線は、一つ
のデータ線に対して、一本しか設けられず、欠陥救済率
の低下、すなわち、歩留まりの点で問題がある。また、
前記スペアワード線を増やすために、前記データ線を必
要以上に分割すると、その分割データ線毎に、センスア
ンプやデコーダなど周辺回路が必要になり、チップ面積
の増大を招くという問題がある。However, as described above, whether the external address is the spare address or not, in order to raise the spare word line and the normal word line, the spare word Since only one line is provided for one data line, there is a problem in that the defect repair rate is lowered, that is, in the yield. Also,
If the data lines are divided more than necessary in order to increase the spare word lines, peripheral circuits such as a sense amplifier and a decoder are required for each divided data line, which causes a problem of increasing the chip area.
【０００７】本発明は、上述の問題点に鑑みて試された
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図った半導体集積回路を提供することを目的と
する。The present invention has been tried in view of the above problems, and an object of the present invention is to provide a semiconductor integrated circuit whose operation is stabilized while achieving large-scale capacity and high-speed operation. .
【０００８】[0008]
【課題を解決するための手段】上述した課題を解決する
手段として、本発明の請求項１に係る半導体集積回路
は、第１の複数のスペアセルとノーマルセルの情報を、
それぞれに設けられた第１のスイッチを介して読みだす
第１のデータ線と、前記複数のスペアセルとノーマルセ
ルとは、異なるアドレスに対応するように、設けられた
第２の複数のスペアセルとノーマルセルの情報を、それ
ぞれに設けられた第２のスイッチを介して読みだす第２
のデータ線と、前記第１、第２のデータ線の情報をそれ
ぞれ、第１、第２のセンスアンプで検知、増幅し、それ
ぞれに設けられた第３のスイッチを介して読みだす第３
のデータ線とを有し、前記第１のデータ線に前記第１の
複数のノーマルセルのうち一つのセルの情報を読みだす
場合には、同時に、前記第２の複数のスペアセルのうち
一つのセルの情報を前記第２のデータ線に読みだし、逆
に、前記第２のデータ線に前記第２の複数のノーマルセ
ルのうち一つのセルの情報を読みだす場合には、同時
に、前記第１の複数のスペアセルのうち一つのセルの情
報を前記第１のデータ線に読みだす半導体集積回路であ
って、前記第１の複数のノーマルセルの一つをアクセス
した場合に、その前記ノーマルセルのアドレスがスペア
アドレスである場合には、前記第２のセンスアンプの情
報の方を、前記第３のデータ線に読みだし、一方、前記
第２の複数のノーマルセルの一つを、アクセスした場合
に、その前記ノーマルセルのアドレスがスペアアドレス
である場合には、前記第１のセンスアンプの情報の方
を、前記第３のデータ線に読みだし、逆に、前記第１、
第２のノーマルセルをそれぞれ、アクセスした場合、そ
のアドレスが、それぞれ、スペアアドレスでなかった場
合には、それぞれ、前記第１、第２のセンスアンプの情
報を前記第３のデータ線に読みだすことを特徴とする。As a means for solving the above problems, a semiconductor integrated circuit according to claim 1 of the present invention provides information on a first plurality of spare cells and normal cells,
The first data line read via the first switch provided in each of them and the plurality of spare cells and the normal cells are provided so as to correspond to different addresses. Second reading of cell information via the second switch provided in each cell
Data line and the information of the first and second data lines are detected and amplified by the first and second sense amplifiers, respectively, and read out through the third switch provided in each.
And when reading the information of one cell of the first plurality of normal cells to the first data line, at the same time, one of the second plurality of spare cells is read. When the cell information is read to the second data line and conversely the information of one cell of the second plurality of normal cells is read to the second data line, at the same time, the second data line is read. 1. A semiconductor integrated circuit for reading information of one cell of a plurality of spare cells to the first data line, wherein the normal cell is read when one of the first plurality of normal cells is accessed. If the address is a spare address, the information of the second sense amplifier is read out to the third data line, while one of the second plurality of normal cells is accessed. In that case, the norma If the address of the cell is the spare address, towards the information of the first sense amplifier, read the third data line, on the contrary, the first,
When the second normal cells are accessed, respectively, and when the addresses are not spare addresses, the information of the first and second sense amplifiers is read to the third data line, respectively. It is characterized by
【０００９】また本発明の請求項２に係る半導体集積回
路は、上記構成において、絶対的に、スペアアドレスで
あるか否かの判断をする第１の出力回路と、前記デジタ
ル的な結果に関係なく、前記デジタル的な結果が出る前
に、前記複数のスペアセルのうち、どのセルが最もスペ
アセルに近いかの判断を相対的に判断した第２の出力回
路とを有した第１、第２の複数のスペアセルに対応した
スペアアドレス比較回路の出力回路を備え、前記第1の
出力は、前記第１、第２のセンスアンプの情報を前記第
３のデータ線に接続する制御情報に用い、前記第２の出
力は、前記第１、第２の複数のスペアセルのうち、それ
ぞれ、そのうち一つのセルの情報を、前記第１、第２の
データ線に読みだすことを制御する制御情報に用いるこ
とを特徴とする。Further, in the semiconductor integrated circuit according to the second aspect of the present invention, in the above configuration, there is a relation between the first output circuit that absolutely determines whether the address is a spare address and the digital result. And a second output circuit that relatively determines which of the plurality of spare cells is closest to the spare cell before the digital result is obtained. An output circuit of a spare address comparison circuit corresponding to a plurality of spare cells is provided, and the first output uses the information of the first and second sense amplifiers as control information for connecting to the third data line. The second output is used as control information for controlling reading of the information of one of the first and second spare cells to the first and second data lines. Is characterized by.
【００１０】[0010]
【作用】上述した手段の構成によって、第１の複数のス
ペアセルとノーマルセルの情報を、それぞれに設けられ
た第１のスイッチを介して第１のデータ線に読みだし、
前記複数のスペアセルとノーマルセルとは、異なるアド
レスに対応するように、設けられた第２の複数のスペア
セルとノーマルセルの情報を、それぞれに設けられた第
２のスイッチを介して第２のデータ線に読みだし、さら
に、前記第１、第２のデータ線の情報をそれぞれ、第
１、第２のセンスアンプで検知、増幅し、それぞれに設
けられた第３のスイッチを介して第３のデータ線に読み
だす場合、前記第１のデータ線に前記第１の複数のノー
マルセルのうち一つのセルの情報を読みだす場合には、
同時に、前記第２の複数のスペアセルのうち、アドレス
が確定した直後に、しいて判断すれば、最もスペアアド
レスに近いとアナログ的に判定された一つのセルの情報
を前記第２のデータ線に読みだす。逆に、前記第２のデ
ータ線に前記第２の複数のノーマルセルのうち一つのセ
ルの情報を読みだす場合には、同時に、前記第１の複数
のスペアセルのうち一つのセルの情報を前記したような
方法で、前記第１のデータ線に読みだす。With the configuration of the means described above, the information of the first plurality of spare cells and the normal cells is read out to the first data line via the first switch provided in each of them.
The plurality of spare cells and the normal cells are provided with information of a second plurality of spare cells and normal cells provided so as to correspond to different addresses, and second information is provided through a second switch provided for each of them. The information on the first and second data lines is detected and amplified by the first and second sense amplifiers, respectively, and the third information is read through the third switch provided in each of the first and second sense amplifiers. In the case of reading to the data line, when reading the information of one cell of the first plurality of normal cells to the first data line,
At the same time, among the second plurality of spare cells, if the determination is made immediately after the address is fixed, the information of one cell which is analogly determined to be the closest to the spare address is transferred to the second data line. Read out. On the contrary, when the information of one cell of the second plurality of normal cells is read to the second data line, the information of one cell of the first plurality of spare cells is simultaneously read. The data is read to the first data line in the same manner as described above.
【００１１】前記第１の複数のノーマルセルの一つをア
クセスした場合に、その前記ノーマルセルのアドレス
が、前記アドレスが確定した後で、デジタル的にスペア
アドレスである場合には、前記第２のセンスアンプの情
報の方を、前記第３のデータ線に読みだし、一方、前記
第２の複数のノーマルセルの一つを、アクセスした場合
に、その前記ノーマルセルのアドレスが、前記したよう
に、デジタル的にスペアアドレスである場合には、前記
第１のセンスアンプの情報の方を、前記第３のデータ線
に読みだし、逆に、前記第１、第２のノーマルセルをそ
れぞれ、アクセスした場合、そのアドレスが、それぞ
れ、デジタル的にスペアアドレスでなかった場合には、
それぞれ、前記第１、第２のセンスアンプの情報を前記
第３のデータ線に読みだす。If one of the first plurality of normal cells is accessed and the address of the normal cell is a digital spare address after the address is fixed, then the second cell When the information of the sense amplifier is read out to the third data line, while one of the second plurality of normal cells is accessed, the address of the normal cell is as described above. In the case of a digital spare address, the information of the first sense amplifier is read out to the third data line, and conversely, the first and second normal cells are read, respectively. When accessed, if the respective addresses are not digitally spare addresses,
The information of the first and second sense amplifiers is read out to the third data line, respectively.
【００１２】以上のように、前記第１、第２の複数のス
ペアセルに対応したスペアアドレス比較回路の出力回路
は、デジタル的に、スペアアドレスであるか否かの判断
をする第１の出力回路と、前記デジタル的な結果に関係
なく、前記デジタル的な結果が出る前に、前記複数のス
ペアセルのうち、どのセルが、しいて判断すれば、最
も、スペアセルに近いかの判断を相対的、つまり、アナ
ログ的に判断した第２の出力回路を有し、前記第1の出
力は、前記第１、第２のセンスアンプの情報を前記第３
のデータ線に接続する制御情報に用い、前記第２の出力
は、前記第１、第２の複数のスペアセルのうち、それぞ
れ、どの一つのセルの情報を、前記第１、第２のデータ
線に読みだすか、否かを制御する制御情報に用いる。As described above, the output circuit of the spare address comparison circuit corresponding to the first and second plurality of spare cells digitally determines whether or not the spare address is the first spare output circuit. Irrespective of the digital result, before the digital result is obtained, among the plurality of spare cells, which of the spare cells is the closest to the spare cell, if it is judged, the relative judgment is made relatively, That is, it has a second output circuit judged in analog, and the first output outputs the information of the first and second sense amplifiers to the third output.
Used for control information connected to the data line of the first output line, the second output outputs information of which one of the spare cells of the first and second spare cells, respectively. It is used as control information to control whether to read or not.
【００１３】[0013]
（実施例１）本実施例は、従来例と比べ各セルアレイに
対してスペアワード線を二つ設け、複数（二つ）のスペ
アセルを配置することにより欠陥救済率の増加を図った
ことを特徴とする。(Embodiment 1) This embodiment is characterized in that two spare word lines are provided for each cell array and a plurality (two) of spare cells are arranged to increase the defect repair rate as compared with the conventional example. And
【００１４】図１は本発明の第１の実施例におけるSRAM
回路に用いられる読み出し回路の回路図である。図１に
おいて、従来例と同一の機能を有するものは同一の番号
を付してその詳細な説明を省略する。図１において、グ
ローバルワード線4（GWL-1,2,..）とアドレス8（Y1,Y
2）によってＡＮＤ回路11を用いて制御されるノーマル
ワード線2（ノーマルWL-1,2..）を立ち上げることで、
第１のデータ線10叉は第２のデータ線1010に、ノーマル
セル3の情報を読みだす。又、同時に、スペアグローバ
ルワード線12（SGWL）とアドレス8（Y1,Y2）によってＡ
ＮＤ回路11を用いて制御されるスペアワード線１（スペ
アWL-1〜WL-4）を立ち上げることで、ノーマルセル3の
情報が読みだされたデータ線を除く第１のデータ線10叉
は第２のデータ線1010に、第１叉は第２のスペアセル33
ａ,33ｂの情報を読みだす。ここで、第１、第２の複数
のスペアセル33、あるいは、ノーマルセル3は、SRAMに
おいては、フリップフロップ型の高抵抗型、あるいは、
ＴＦＴ型メモリーセルに相当する。 次に、コラムスイ
ッチ5を介して、それぞれ、前記データ線10,1010の情報
を、第１、第２のセンスアンプ6に読みだす。ここで、
もし、外部アドレスがスペアアドレスであることが、図
２、図３に示している第１、第２の複数のスペアセル33
ａ,33ｂに対応した判定回路125,126及び第１の出力回路
1242によって判定されれば、第２のセンスアンプ6の情
報が、第３のデータ線9に読みだされる。もし、スペア
アドレスでないことが、判定されれば、第１のセンスア
ンプ6の情報を、前記第３のデータ線9に読みだされる。FIG. 1 is an SRAM according to a first embodiment of the present invention.
It is a circuit diagram of a read circuit used in the circuit. In FIG. 1, components having the same functions as those of the conventional example are designated by the same reference numerals, and detailed description thereof will be omitted. In FIG. 1, global word lines 4 (GWL-1,2, ..) and addresses 8 (Y1, Y
By raising the normal word line 2 (normal WL-1,2 ..) controlled by AND circuit 11 by 2),
The information of the normal cell 3 is read onto the first data line 10 or the second data line 1010. At the same time, the spare global word line 12 (SGWL) and address 8 (Y1, Y2)
By activating the spare word line 1 (spare WL-1 to WL-4) controlled by using the ND circuit 11, the first data line 10 except the data line from which the information of the normal cell 3 is read out. To the second data line 1010 and the first or second spare cell 33.
Read the information of a and 33b. Here, the first and second plurality of spare cells 33 or the normal cells 3 are flip-flop type high resistance type or
It corresponds to a TFT type memory cell. Next, the information on the data lines 10 and 1010 is read out to the first and second sense amplifiers 6 via the column switch 5, respectively. here,
If the external address is a spare address, the first and second spare cells 33 shown in FIGS.
a, 33b corresponding to the determination circuits 125, 126 and the first output circuit
If determined by 1242, the information of the second sense amplifier 6 is read out to the third data line 9. If it is determined that the address is not the spare address, the information of the first sense amplifier 6 is read out on the third data line 9.
【００１５】判定回路125,126は、図３に示すような、
ヒューズ120によって、プログラムされたNOR回路で構成
される。判定回路125,126の各々の出力S1,S2は第１の出
力回路となるＯＲ回路1242（SPARE）及び第２の出力回
路となる差動増幅回路124（WHICH）に入力される。判定
回路の出力回路は、デジタル的に、スペアアドレスであ
るか否かの判断をする第１の出力回路となるＯＲ回路12
42（SPARE）と、前記デジタル的な結果に関係なく、デ
ジタル的な結果が出る前に、前記複数のスペアセルのう
ち、どのセルが、最もスペアセルに近いかの判断を相対
的、すなわち、アナログ的に判断した第２の出力回路と
なる差動増幅回路124（WHICH）を有する。外部アドレス
Ａｎ128がどちらかの一方のスペアアドレスと一致する
場合には、出力127（SPARE）がハイになり、どちらのス
ペアアドレスとも不一致する場合には、出力127はロー
になる。第1の出力127（SPARE）は、第１、第２のセン
スアンプ6のいづれかの情報を第３のデータ線9に接続す
る制御情報に用い、第２の出力123（WHICH）は、前記第
１、第２の複数のスペアセル33ａ,33ｂのうち、それぞ
れ、どの一つのセルの情報を、第１、第２のデータ線1
0,1010に読みだすか、否かを制御する制御情報に用い
る。122はＡＴＺ（アドレス遷移検出信号）を示す。The decision circuits 125 and 126 are as shown in FIG.
The fuse 120 constitutes a programmed NOR circuit. The outputs S1 and S2 of the determination circuits 125 and 126 are input to the OR circuit 1242 (SPARE) which is the first output circuit and the differential amplifier circuit 124 (WHICH) which is the second output circuit. The output circuit of the determination circuit is the OR circuit 12 which serves as a first output circuit which digitally determines whether or not the address is a spare address.
42 (SPARE), irrespective of the digital result, the determination of which of the plurality of spare cells is closest to the spare cell before the digital result is obtained is relatively, that is, analog. It has the differential amplifier circuit 124 (WHICH) which becomes the second output circuit determined in the above. If the external address An128 matches one of the spare addresses, the output 127 (SPARE) goes high, and if the external address An128 does not match either spare address, the output 127 goes low. The first output 127 (SPARE) is used as control information for connecting one of the first and second sense amplifiers 6 to the third data line 9, and the second output 123 (WHICH) is Information on which one of the first and second spare cells 33a and 33b is stored in the first and second data lines 1
It is used as control information to control whether to read 0 or 1010. 122 indicates an ATZ (address transition detection signal).
【００１６】図５は、図３で示した差動増幅器1241の一
般的な回路である、カレントミラー回路を示している。
本発明は、特にこの回路に限定するものでない。FIG. 5 shows a current mirror circuit which is a general circuit of the differential amplifier 1241 shown in FIG.
The present invention is not particularly limited to this circuit.
【００１７】図６は、前記スペアグローバルワード線12
の制御回路例を示したもので、前記した判定結果123（W
HICH）とアドレス情報128によって、制御されるように
構成されているが、この回路も特に本発明を限定するも
のでない。FIG. 6 shows the spare global word line 12
This is an example of the control circuit of the above.
HICH) and address information 128, but this circuit does not particularly limit the present invention.
【００１８】以下、図１、図２、図３、図４を用いて本
実施例における読み出し回路の動作説明を行なう。The operation of the read circuit in this embodiment will be described below with reference to FIGS. 1, 2, 3 and 4.
【００１９】第１の複数のスペアセル33ａと第１の複数
のノーマルセル3ａの情報を、それぞれに設けられた第
１のスイッチとなるＡＮＤ回路11を介して第１のデータ
線10に読みだし、前記第１の複数のスペアセル33と第１
の複数のノーマルセル3ａとは、異なるアドレスに対応
するように、設けられた第２の複数のスペアセル33ｂと
第２の複数のノーマルセル3ｂの情報を、それぞれに設
けられた第２のスイッチとなるＡＮＤ回路11を介して第
２のデータ線1010に読みだす。さらに、前記第１、第２
のデータ線の情報をそれぞれ、第１、第２のセンスアン
プ6で検知、増幅し、それぞれに設けられた第３のスイ
ッチとなる冗長判定スイッチ７を介して第３のデータ線
9に読みだす場合、第１のデータ線10に第１の複数のノ
ーマルセル3ａのうち一つのセルの情報を読みだす場合
には、同時に、第２の複数のスペアセル33ｂのうち、図
４に示すように外部アドレス128が確定した直後（ｔ＝
ｔ0）に差動増幅回路124によって、しいて判断すれば、
最もスペアアドレスに近いとアナログ的に判定された一
つのセル33ｂの情報を第２のデータ線1010に読みだす。The information of the first plurality of spare cells 33a and the first plurality of normal cells 3a is read out to the first data line 10 through the AND circuit 11 serving as the first switch provided in each of them. The first plurality of spare cells 33 and the first
Information of the second plurality of spare cells 33b and the second plurality of normal cells 3b, which correspond to different addresses, and the second switch provided for each of them. It is read out to the second data line 1010 via the AND circuit 11. Further, the first and second
Information of the data line is detected and amplified by the first and second sense amplifiers 6, respectively, and the third data line is transmitted through the redundancy judgment switch 7 serving as the third switch provided for each.
In the case of reading to 9, the information of one cell of the first plurality of normal cells 3a is read to the first data line 10, and at the same time, in the case of FIG. 4 of the second plurality of spare cells 33b. Immediately after the external address 128 is fixed as shown (t =
If it is judged by the differential amplifier circuit 124 at t 0 ),
The information of one cell 33b which is analogly determined to be the closest to the spare address is read out to the second data line 1010.
【００２０】以上の動作を図４を用いて説明する。ま
ず、外部アドレス128が確定した直後（ｔ＝ｔ0）に、差
動増幅回路124によって、判定回路125,126の出力S1,S2
を比較し、どちらがよりスペアアドレスに近いかどうか
の判断をする。ここで、スペアアドレスに近いかどうか
の判断は、ハイレベルにプリチャージされた前記S1,S2
の電位がよりハイレベルのまま残っているか否かで判断
する。例えば、図４に示している様に、どちらもスペア
アドレスと一致せずにロウレベル側にｔ＝ｔ0の時点
で、下がったとしても強制的にどちらが高いか、低いか
の判断をして、差動増幅回路124の出力123（WHICH）を
出す。この場合は、差動増幅回路124の入力は小さいも
のとなり、誤動作の恐れもあるが、どちらもロウレベル
に下がると言うことは、スペアアドレスではないので、
どちらのスペアワード線が立ち上がってもかまわない。
その理由は、その後、ｔ＝ｔ1で、ＣＭＯＳの論理レベ
ルで判定できる時間になって、どちらもロウレベルに下
がったことが再判定されるので、スペアセルの情報をラ
ッチした第２のセンスアンプ6はデータバス9に接続され
ないからである。一方、どちらかが、例えば図４に示す
ように判定回路125の方が、スペアアドレスである場合
には、その出力S1は下がらず、前記判定回路126の方の
出力S2はｔ＝ｔ0の時点でもローレベルに下がるので、
差動増幅回路124の入力差は大きく正しく増幅できるの
で、スペアグローバルワード線SGWL-１(12)を立ち上げ
ることが可能となる。差動増幅回路124の出力123（WHIC
H）が、前記グローバルワード線12を立ち上げる方法
は、図６の様な簡単な回路で実現できる。The above operation will be described with reference to FIG. First, immediately after the external address 128 is determined (t = t 0 ), the differential amplifier circuit 124 outputs the outputs S1 and S2 of the determination circuits 125 and 126.
And determine which is closer to the spare address. Here, whether the address is close to the spare address is determined by the above-mentioned S1, S2 precharged to the high level.
Judgment is made based on whether or not the potential of remains at a higher level. For example, as shown in FIG. 4, neither of them coincides with the spare address, and at the time of t = t 0 on the low level side, even if it decreases, it is forcibly judged which is higher or lower, The output 123 (WHICH) of the differential amplifier circuit 124 is output. In this case, the input of the differential amplifier circuit 124 becomes small and there is a risk of malfunction, but the fact that both of them fall to the low level is not a spare address.
It does not matter which spare word line rises.
The reason is that after that, at t = t 1 , it becomes a time when it can be judged by the CMOS logic level, and it is judged again that both have fallen to the low level. Therefore, the second sense amplifier 6 latching the information of the spare cell Is not connected to the data bus 9. On the other hand, when one of the judgment circuits 125 has a spare address, as shown in FIG. 4, the output S1 of the judgment circuit 125 does not decrease, and the output S2 of the judgment circuit 126 is t = t 0 . Even at this point it will drop to low level,
Since the input difference of the differential amplifier circuit 124 is large and can be correctly amplified, the spare global word line SGWL-1 (12) can be activated. Output 123 of differential amplifier circuit 124 (WHIC
H) can raise the global word line 12 by a simple circuit as shown in FIG.
【００２１】逆に、第２のデータ線1010に第２の複数の
ノーマルセル３ｂのうち一つのセル3の情報を読みだす
場合には、同時に、前記第１の複数のスペアセル33ａの
うち一つのセルの情報を前記したような方法で、前記第
１のデータ線10に読みだす。On the contrary, when the information of one cell 3 of the second plurality of normal cells 3b is read to the second data line 1010, at the same time, one of the first plurality of spare cells 33a is read. The cell information is read out to the first data line 10 by the method described above.
【００２２】つまり、前記第１の複数のノーマルセル3
ａの一つをアクセスした場合に、その前記ノーマルセル
のアドレスが、前記アドレスが確定した後で、ＯＲ回路
1242によりデジタル的にスペアアドレスである場合に
は、第２のセンスアンプ6の情報の方を、第３のデータ
線9に読みだし、一方、第２の複数のノーマルセル３ｂ
の一つをアクセスした場合に、その前記ノーマルセルの
アドレスが、前記したように絶対的に、すなわち、デジ
タル的にスペアアドレスである場合には、前記第１のセ
ンスアンプの情報の方を、第３のデータ線9に読みだ
し、逆に、前記第１、第２のノーマルセルをそれぞれ、
アクセスした場合、そのアドレスが、それぞれ、デジタ
ル的にスペアアドレスでなかった場合には、それぞれ、
前記第１、第２のセンスアンプの情報を前記第３のデー
タ線に読みだす。That is, the first plurality of normal cells 3
When one of the a is accessed, the address of the normal cell is determined by the OR circuit after the address is fixed.
If it is digitally the spare address by 1242, the information of the second sense amplifier 6 is read out to the third data line 9, while the second plurality of normal cells 3b are read.
If the address of the normal cell is an absolute spare address, that is, a digital spare address, as described above, the information of the first sense amplifier is The data is read to the third data line 9, and conversely, the first and second normal cells are respectively
When accessed, if the address is not digitally a spare address,
Information of the first and second sense amplifiers is read out to the third data line.
【００２３】上述した発明の方法によれば、従来例のよ
うに、何の判定もせずに、一つのスペアセルの選択を行
なう場合に比較すれば遅くなるが、本発明の方式によれ
ば、前記判定を、それぞれ、異なるスペアセルに対応し
た判定回路125,126の出力S1,S2を差動増幅器124によっ
て、高速に判定するので、前記遅延時間は小さくなる。
但し、差動増幅器124による判定結果123（WHICH）は、
複数のスペアセルのうち、いずれも、スペアアドレスで
ない場合にも、いずれかのスペアセルを読みだしてしま
うが、この場合は、前述したように、第２の出力（デジ
タル出力）127（SPARE）により、いずれもスペアセルで
ない場合には、前記センスアンプを第３のデータ線に接
続しないので問題ない。According to the method of the present invention described above, it is slower than the case of selecting one spare cell without making any determination as in the conventional example, but according to the method of the present invention, Since the determination is made at high speed by the differential amplifier 124, the outputs S1 and S2 of the determination circuits 125 and 126 corresponding to different spare cells respectively, the delay time becomes small.
However, the determination result 123 (WHICH) by the differential amplifier 124 is
Even if none of the plurality of spare cells is a spare address, one of the spare cells is read out. In this case, as described above, the second output (digital output) 127 (SPARE) causes If neither is a spare cell, no problem occurs because the sense amplifier is not connected to the third data line.
【００２４】なお本実施例では、各セルアレイに対して
スペアワード線を二つ設けた例を示したが、三つ以上設
けても良いことは言うまでもない。また図７は、前記判
定回路125,126が３個ある場合（S1,S2,S3）の前記スペ
アグローバルワード線12の制御回路を示したものであ
る。In this embodiment, two spare word lines are provided for each cell array, but it goes without saying that three or more spare word lines may be provided. FIG. 7 shows a control circuit for the spare global word line 12 in the case where there are three determination circuits 125, 126 (S1, S2, S3).
【００２５】（実施例２）第１の実施例は、SRAMの回路
の場合で説明してきたが、DRAMの回路の場合だと、例え
ば、図８に示しているようになる。コラムデコーダ104
によって、選択されたコラム選択線107が、メモリーセ
ル101が接続されているビット線100に接続されているセ
ンスアンプ102の情報を、第１のデータ線10,1010に、コ
ラムスイッチ110を介して読みだし、さらに、リードア
ンプ選択スイッチ105を介して前記リードアンプ103に読
みだし、第３のデータ線109に読みだす。(Embodiment 2) The first embodiment has been described in the case of the SRAM circuit, but in the case of the DRAM circuit, for example, it becomes as shown in FIG. Column decoder 104
The selected column selection line 107 transfers information of the sense amplifier 102 connected to the bit line 100 to which the memory cell 101 is connected to the first data lines 10 and 1010 via the column switch 110. Then, it is read out to the read amplifier 103 through the read amplifier selection switch 105 and then to the third data line 109.
【００２６】以上のように、SRAMの回路で示した、セン
スアンプ6、コラムスイッチ5、スペアグローバルワード
線12、ノーマルグローバルワード線4、セル3,33は、そ
れぞれ、DRAMの回路では、リードアンプ103、リードア
ンプ選択スイッチ105、スペアコラム選択線107、ノーマ
ルコラム選択線108、センスアンプ102に相当する。動作
に関しては基本的に同じであるので、説明は省略する。As described above, the sense amplifier 6, the column switch 5, the spare global word line 12, the normal global word line 4, and the cells 3 and 33 shown in the SRAM circuit are respectively read amplifiers in the DRAM circuit. 103, read amplifier selection switch 105, spare column selection line 107, normal column selection line 108, and sense amplifier 102. Since the operation is basically the same, the description is omitted.
【００２７】[0027]
【発明の効果】上述したような本発明の構成によれば、
一本のデータ線に複数本のスペアワード線、あるいは、
スペアコラム選択線を設けた場合でも、スペアの比較回
路の遅延時間を、削減することができ、高歩留まりで、
高速なDRAMあるいは、SRAM回路を実現するのにその実用
的効果は大きい。又、一本のデータ線に複数本のスペア
コラム選択線を設けることができるので、必要以上に前
記データ線を分割する必要もなく、それに伴う周辺回路
の増加もなく、チップ面積効率の点でも、前記デバイス
を実現するのに、その実用的効果は大きい。According to the configuration of the present invention as described above,
Multiple spare word lines on one data line, or
Even when the spare column selection line is provided, the delay time of the spare comparison circuit can be reduced, and the high yield
Its practical effect is great for realizing high-speed DRAM or SRAM circuits. In addition, since one data line can be provided with a plurality of spare column selection lines, it is not necessary to divide the data line more than necessary, the number of peripheral circuits is not increased, and the chip area efficiency is improved. In terms of realizing the device, its practical effect is great.
【図１】本発明の第１の実施例における読み出し回路の
回路図FIG. 1 is a circuit diagram of a read circuit according to a first embodiment of the present invention.
【図２】同実施例における冗長回路の概念図FIG. 2 is a conceptual diagram of a redundant circuit in the same embodiment.
【図３】同実施例における冗長回路の判定（比較）回路
図FIG. 3 is a determination (comparison) circuit diagram of a redundant circuit in the same embodiment.
【図４】同実施例における読みだし回路の動作波形図FIG. 4 is an operation waveform diagram of the reading circuit in the embodiment.
【図５】同実施例における差動増幅器の回路図FIG. 5 is a circuit diagram of a differential amplifier according to the same embodiment.
【図６】同実施例におけるスペアグローバルワード線の
制御回路図FIG. 6 is a control circuit diagram of a spare global word line in the embodiment.
【図７】同実施例における判定回路125,126が３個ある
場合のスペアグローバルワード線の制御回路図FIG. 7 is a control circuit diagram of a spare global word line when there are three determination circuits 125 and 126 in the embodiment.
【図８】本発明の第２の実施例におけるDRAMの読み出し
回路の回路図FIG. 8 is a circuit diagram of a DRAM read circuit according to a second embodiment of the present invention.
【図９】従来例における読み出し回路の回路図FIG. 9 is a circuit diagram of a read circuit in a conventional example.
【図１０】同従来例における冗長回路の概念図FIG. 10 is a conceptual diagram of a redundant circuit in the conventional example.
【図１１】同従来例における冗長回路の回路図FIG. 11 is a circuit diagram of a redundant circuit in the conventional example.
【図１２】同従来例における読みだし回路の動作波形図FIG. 12 is an operation waveform diagram of a reading circuit in the conventional example.
10 第１のデータ線 1010 第２のデータ線 4 ノーマルグローバルワード線 12 スペアグローバルワード線 3 ノーマルセル 33 スペアセル 6 センスアンプ 9 第３のデータ線 125,126 スペアアドレスの判定回路 123 第２の出力 127 第１の出力 124 第２の出力回路（差動増幅回路） 1242 第１の出力回路（ＯＲ回路） 10 First data line 1010 Second data line 4 Normal global word line 12 Spare global word line 3 Normal cell 33 Spare cell 6 sense amplifier 9 Third data line 125,126 Spare address judgment circuit 123 Second output 127 First output 124 Second output circuit (differential amplifier circuit) 1242 First output circuit (OR circuit)
Claims (3)
情報を、それぞれに設けられた第１のスイッチを介して
読みだす第１のデータ線と、前記複数のスペアセルとノ
ーマルセルとは、異なるアドレスに対応するように、設
けられた第２の複数のスペアセルとノーマルセルの情報
を、それぞれに設けられた第２のスイッチを介して読み
だす第２のデータ線と、前記第１、第２のデータ線の情
報をそれぞれ、第１、第２のセンスアンプで検知、増幅
し、それぞれに設けられた第３のスイッチを介して読み
だす第３のデータ線とを有し、前記第１のデータ線に前
記第１の複数のノーマルセルのうち一つのセルの情報を
読みだす場合には、同時に、前記第２の複数のスペアセ
ルのうち一つのセルの情報を前記第２のデータ線に読み
だし、逆に、前記第２のデータ線に前記第２の複数のノ
ーマルセルのうち一つのセルの情報を読みだす場合に
は、同時に、前記第１の複数のスペアセルのうち一つの
セルの情報を前記第１のデータ線に読みだす半導体集積
回路であって、 前記第１の複数のノーマルセルの一つをアクセスした場
合に、その前記ノーマルセルのアドレスがスペアアドレ
スである場合には、前記第２のセンスアンプの情報の方
を、前記第３のデータ線に読みだし、一方、前記第２の
複数のノーマルセルの一つを、アクセスした場合に、そ
の前記ノーマルセルのアドレスがスペアアドレスである
場合には、前記第１のセンスアンプの情報の方を、前記
第３のデータ線に読みだし、逆に、前記第１、第２のノ
ーマルセルをそれぞれ、アクセスした場合、そのアドレ
スが、それぞれ、スペアアドレスでなかった場合には、
それぞれ、前記第１、第２のセンスアンプの情報を前記
第３のデータ線に読みだすことを特徴とする半導体集積
回路。1. A first data line for reading information of a first plurality of spare cells and a normal cell via a first switch provided for each, and the plurality of spare cells and a normal cell are different from each other. A second data line for reading the information of the second plurality of spare cells and normal cells provided so as to correspond to the addresses via the second switch provided for each of the first and second data lines. Information of the data line is detected and amplified by the first and second sense amplifiers, and the third data line is read out through the third switch provided in each of the first and second sense amplifiers. When the information of one cell of the first plurality of normal cells is read to the data line, the information of one cell of the second plurality of spare cells is simultaneously read to the second data line. However, conversely, the above When reading the information of one cell of the second plurality of normal cells to the second data line, at the same time, the information of one cell of the first plurality of spare cells is read. In the case of accessing one of the first plurality of normal cells, when the address of the normal cell is a spare address, the information of the second sense amplifier is read. Is read out to the third data line, while if one of the second plurality of normal cells is accessed and the address of the normal cell is a spare address, When the information of the first sense amplifier is read out to the third data line, and conversely, when the first and second normal cells are accessed, the addresses thereof are set to the space If it is not the address is,
A semiconductor integrated circuit, wherein information of the first and second sense amplifiers is read out to the third data line, respectively.
アドレスであるか否かの判断をする第１の出力回路と、
前記デジタル的な結果に関係なく、前記デジタル的な結
果が出る前に、前記複数のスペアセルのうち、どのセル
が最もスペアセルに近いかの判断を相対的に判断した第
２の出力回路とを有した第１、第２の複数のスペアセル
に対応したスペアアドレス比較回路の出力回路を備え、
前記第1の出力は、前記第１、第２のセンスアンプの情
報を前記第３のデータ線に接続する制御情報に用い、前
記第２の出力は、前記第１、第２の複数のスペアセルの
うち、それぞれ、そのうち一つのセルの情報を、前記第
１、第２のデータ線に読みだすことを制御する制御情報
に用いることを特徴とする半導体集積回路。2. The first output circuit according to claim 1, which absolutely determines whether or not the address is a spare address,
Irrespective of the digital result, a second output circuit that relatively determines which of the plurality of spare cells is closest to the spare cell before the digital result is obtained. An output circuit of a spare address comparison circuit corresponding to the first and second plurality of spare cells,
The first output uses the information of the first and second sense amplifiers as control information for connecting to the third data line, and the second output has the first and second spare cells. A semiconductor integrated circuit characterized by using information of one of the cells as control information for controlling reading to the first and second data lines.
セル、あるいは、ノーマルセルは、DRAMにおいては、メ
モリーセルに接続されたビット線の電位差を検知、増幅
するビット線センスアンプに相当し、SRAMにおいては、
フリップフロップ型の高抵抗型、あるいは、ＴＦＴ型メ
モリーセルに相当することを特徴とする半導体集積回
路。3. The first and second plurality of spare cells or normal cells according to claim 1, in a DRAM, a bit line sense amplifier for detecting and amplifying a potential difference between bit lines connected to a memory cell. Correspondingly, in SRAM,
A semiconductor integrated circuit, which is equivalent to a flip-flop type high resistance type or a TFT type memory cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168144A JP2953119B2 (en) | 1991-07-09 | 1991-07-09 | Semiconductor integrated circuit |
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|---|---|---|---|
| JP3168144A JP2953119B2 (en) | 1991-07-09 | 1991-07-09 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520893A true JPH0520893A (en) | 1993-01-29 |
| JP2953119B2 JP2953119B2 (en) | 1999-09-27 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168144A Expired - Fee Related JP2953119B2 (en) | 1991-07-09 | 1991-07-09 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953119B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6142688A (en) * | 1998-02-14 | 2000-11-07 | Nippon Typewriter Co., Ltd. | Apparatus for printing on elongated medium to be printed |
| US6239825B1 (en) | 1998-03-02 | 2001-05-29 | Nippon Typewriter Co., Ltd. | Thermal printing apparatus |
| US6648532B2 (en) | 2000-09-29 | 2003-11-18 | Seiko Epson Corporation | Tape printing apparatus |
| US6694854B2 (en) | 2000-09-29 | 2004-02-24 | Seiko Epson Corporation | Half-cutting device and tape printing apparatus incorporating same |
| US6705784B2 (en) | 2000-09-29 | 2004-03-16 | Seiko Epson Corporation | Tape printing apparatus |
-
1991
- 1991-07-09 JP JP3168144A patent/JP2953119B2/en not_active Expired - Fee Related
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| US6239825B1 (en) | 1998-03-02 | 2001-05-29 | Nippon Typewriter Co., Ltd. | Thermal printing apparatus |
| US6648532B2 (en) | 2000-09-29 | 2003-11-18 | Seiko Epson Corporation | Tape printing apparatus |
| US6694854B2 (en) | 2000-09-29 | 2004-02-24 | Seiko Epson Corporation | Half-cutting device and tape printing apparatus incorporating same |
| US6705784B2 (en) | 2000-09-29 | 2004-03-16 | Seiko Epson Corporation | Tape printing apparatus |
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| Publication number | Publication date |
|---|---|
| JP2953119B2 (en) | 1999-09-27 |
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