JPH05204037A - Camera - Google Patents
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- JPH05204037A JPH05204037A JP3287492A JP3287492A JPH05204037A JP H05204037 A JPH05204037 A JP H05204037A JP 3287492 A JP3287492 A JP 3287492A JP 3287492 A JP3287492 A JP 3287492A JP H05204037 A JPH05204037 A JP H05204037A
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B2217/00—Details of cameras or camera bodies; Accessories therefor
- G03B2217/24—Details of cameras or camera bodies; Accessories therefor with means for separately producing marks on the film
- G03B2217/242—Details of the marking device
- G03B2217/244—Magnetic devices
Landscapes
- Camera Data Copying Or Recording (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、磁気記録部付フィルム
を用いるカメラに関し、特に磁気記録部に記録された情
報を再生する再生回路に係るものである。。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a camera using a film with a magnetic recording portion, and more particularly to a reproducing circuit for reproducing information recorded in the magnetic recording portion. .
【0002】[0002]
【従来の技術】従来の再生回路は本願と同一出願人によ
る出願(平成4年1月6日)の明細書及び図面に示され
るように構成されている。2. Description of the Related Art A conventional reproducing circuit is constructed as shown in the specification and drawings of an application (Jan. 6, 1992) filed by the same applicant as the present application.
【0003】図12は、上述のような従来の磁気記録デ
ータ再生装置の概略構成を示す回路ブロック図である。
図中、1は磁気ヘッド、2は磁気データ再生回路、3は
全体の制御を行うCPU(中央処理装置)であり、4は
スイッチ、5は測光(AE),測距(AF),シャッタ
駆動(SH)を行う制御回路、6は電池、7はフィルム
給送用モータ駆動回路、8はフィルム給送用モータ、9
はフィルム上のパーフォレーション検出用フォトリフレ
クタ、10は電池6の電圧検出用A/Dコンバータ回路
である。FIG. 12 is a circuit block diagram showing a schematic structure of a conventional magnetic recording data reproducing apparatus as described above.
In the figure, 1 is a magnetic head, 2 is a magnetic data reproducing circuit, 3 is a CPU (central processing unit) for controlling the whole, 4 is a switch, 5 is photometry (AE), distance measurement (AF), and shutter drive. (SH) control circuit, 6 battery, 7 film feeding motor drive circuit, 8 film feeding motor, 9
Is a photo reflector for detecting perforations on the film, and 10 is an A / D converter circuit for detecting the voltage of the battery 6.
【0004】また図13は、磁気データ再生回路の詳細
を示す回路図である。図中、11は差動アンプ(例え
ば、アナログデバイセズ社製AD524)、12はスイ
ッチトキャパシタフィルタ(例えばリニアテイクノロジ
ー社製LTC1064−3)、13,14は基準電圧、
15,16は電圧比較回路(例えばTI社製LM290
3)、17はRSフリップフロップ(例えばTI社製S
N74279)、18は発振回路、19はカウンタ回路
(例えばTI社製SN74163)、20,21はノッ
ト回路、22,23はアンド回路、24はオア回路、2
5はDフリップフロップである。FIG. 13 is a circuit diagram showing details of the magnetic data reproducing circuit. In the figure, 11 is a differential amplifier (for example, AD524 manufactured by Analog Devices), 12 is a switched capacitor filter (for example, LTC1064-3 manufactured by Linear Takenology), 13 and 14 are reference voltages,
15 and 16 are voltage comparison circuits (for example, LM290 manufactured by TI).
3) and 17 are RS flip-flops (for example, S manufactured by TI)
N74279), 18 is an oscillation circuit, 19 is a counter circuit (for example, SN74163 manufactured by TI), 20, 21 are knot circuits, 22 and 23 are AND circuits, 24 is an OR circuit, 2
5 is a D flip-flop.
【0005】ここで、フィルムに記録された磁気信号
は、磁気ヘッド1により電圧信号に変換され、差動アン
プ11により増幅される。次にスイッチトキャパシタフ
ィルタ12を通過することにより、周波数帯域が帯域制
限され、信号対雑音比を改善する。次に、電圧比較回路
15と16に入力され、電圧比較回路15では信号電圧
が基準電圧13の電圧値よりも低いと1を出力し、高い
ときは0を出力する。また、電圧比較回路16では信号
電圧が基準電圧14の電圧値よりも高いと1を出力し、
低いと0を出力する。次に、RSフリップフロップ回路
17では、電圧比較回路15の出力であるリセット信号
が1となると出力Qが0となり、電圧比較回路16の出
力であるセット信号が1となると出力Qが1となる。こ
れらをCPU3に出力する。The magnetic signal recorded on the film is converted into a voltage signal by the magnetic head 1 and amplified by the differential amplifier 11. Then, by passing through the switched capacitor filter 12, the frequency band is band-limited and the signal-to-noise ratio is improved. Next, the voltage is input to the voltage comparison circuits 15 and 16, and the voltage comparison circuit 15 outputs 1 when the signal voltage is lower than the voltage value of the reference voltage 13, and outputs 0 when it is high. Further, the voltage comparison circuit 16 outputs 1 when the signal voltage is higher than the voltage value of the reference voltage 14,
When it is low, 0 is output. Next, in the RS flip-flop circuit 17, the output Q becomes 0 when the reset signal output from the voltage comparison circuit 15 becomes 1, and the output Q becomes 1 when the set signal output from the voltage comparison circuit 16 becomes 1. .. These are output to the CPU 3.
【0006】スイッチトキャパシタフィルタ12は、図
14に示すように入力されるフィルタクロックfclk の
周波数により、その遮断周波数が制御される。よって、
CPU3からのフィルタクロックデータD0〜D3によ
り、発振回路18からの発振周波数は分周され、フィル
タクロックを制御できる。結局CPU3のフィルタクロ
ックデータD0〜D3により、スイッチトキャパシタフ
ィルタ12の遮断周波数を制御することができる。The cutoff frequency of the switched capacitor filter 12 is controlled by the frequency of the filter clock f clk input as shown in FIG. Therefore,
The oscillation frequency from the oscillation circuit 18 is divided by the filter clock data D0 to D3 from the CPU 3, and the filter clock can be controlled. After all, the cutoff frequency of the switched capacitor filter 12 can be controlled by the filter clock data D0 to D3 of the CPU 3.
【0007】図15は図12の回路の一連の動作を示す
フローチャートである。なお、図中のSはステップを表
している。まず、スイッチ4の状態をチェック(S30
1)し、スイッチ4がONにされると、電池6の電圧が
A/Dコンバータ10によってデジタルデータに変換さ
れ、該データをCPU3内に記憶する(S302)。次
にデジタルデータをCPU3内に予め設定してあるカメ
ラ駆動可能最低電圧データVmin と比較(S303)
し、デジタルデータがデータVmin 未満の場合は動作終
了する。また、Vmin 以上の場合は写真撮影動作(S3
04)へ移行する。この写真撮影動作では、制御回路5
を使用し、周知の測光、測距を行い、そのデータに基づ
いて撮影を行う。その後、フィルムの給送を行い(S3
05)、一連の動作を終了する。磁気記録データは、S
305のフィルム給送動作中に再生ヘッド1で信号とし
て検出され、磁気データ再生回路2で信号増幅し、デジ
タル信号化した後CPU3に取り込まれる。FIG. 15 is a flow chart showing a series of operations of the circuit of FIG. In addition, S in the figure represents a step. First, the state of the switch 4 is checked (S30
1) Then, when the switch 4 is turned on, the voltage of the battery 6 is converted into digital data by the A / D converter 10, and the data is stored in the CPU 3 (S302). Next, the digital data is compared with the minimum camera drivable voltage data V min preset in the CPU 3 (S303).
If the digital data is less than the data V min , the operation ends. If V min or more, take a photograph (S3
Move to 04). In this picture taking operation, the control circuit 5
The known photometry and distance measurement are performed, and the image is taken based on the data. After that, the film is fed (S3
05), a series of operations is completed. The magnetic recording data is S
During the film feeding operation of 305, it is detected as a signal by the reproducing head 1, amplified by the magnetic data reproducing circuit 2, converted into a digital signal, and then taken into the CPU 3.
【0008】図16は図15に示したS305のフィル
ム給送動作の詳細を示すフローチャートである。写真撮
影動作(S304の処理結果)終了後、電池6の残電圧
デジタルデータ(S302の処理結果)と予め設定した
フィルタ時定数切り替えポイント電圧V1 を比較(S4
01)し、デジタルデータがV1 より小さい場合はCP
U3からフィルタクロックデータAH(1010)を磁
気データ再生回路2に出力する。すると、フィルタクロ
ックは発振回路18の1/20の周波数の信号を出力す
る(S402)。次にデジタルデータがV1 以上の時
に、CPU3から磁気データ再生回路2にフィルタクロ
ックデータCH(1100)を出力する。すると、フィ
ルタクロックは発振回路18の1/12の周波数の信号
を出力する(S403)。よって、電池6の電圧が高い
時、すなわちフィルム給送速度が速く、磁気ヘッド1か
らの出力信号が大きく、かつ高い周波数である時は、ス
イッチトキャパシタフィルタ12の遮断周波数を高く
し、電池6の電圧が低い時、すなわちフィルム給送速度
が遅い時は、スイッチトキャパシタフィルタ12の遮断
周波数を低くすることにより、再生信号の帯域制限を行
い、雑音電圧を低くすることによって、正確な磁気デー
タの再生を行うことができる。FIG. 16 is a flow chart showing the details of the film feeding operation of S305 shown in FIG. After the photography operation (process result of S304) is completed, the remaining voltage digital data of the battery 6 (process result of S302) is compared with the preset filter time constant switching point voltage V 1 (S4).
01) and if the digital data is smaller than V 1, then CP
The filter clock data AH (1010) is output from U3 to the magnetic data reproducing circuit 2. Then, the filter clock outputs a signal having a frequency of 1/20 of the oscillation circuit 18 (S402). Next, when the digital data is V 1 or more, the CPU 3 outputs the filter clock data CH (1100) to the magnetic data reproducing circuit 2. Then, the filter clock outputs a signal having a frequency of 1/12 of the oscillation circuit 18 (S403). Therefore, when the voltage of the battery 6 is high, that is, when the film feeding speed is fast, the output signal from the magnetic head 1 is large, and the frequency is high, the cutoff frequency of the switched capacitor filter 12 is increased to increase the cutoff frequency of the battery 6. When the voltage is low, that is, when the film feeding speed is slow, the cutoff frequency of the switched capacitor filter 12 is lowered to limit the band of the reproduced signal, and the noise voltage is lowered to accurately reproduce the magnetic data. It can be performed.
【0009】S402または403によるフィルタセッ
ト後、フォトカプラ9で発生したパルスをカウントする
CPU3内部のカウンタをリセット(S404)して、
フィルム給送用モータ駆動回路7を始動させ(S40
5)、フィルム給送用モータ8により給送されるフィル
ム上のパーフォレーションにより、フォトリフレクタ9
から発生するパルスのカウントを開始する(S40
6)。そして、前述したように、磁気ヘッド1からの再
生信号を磁気データ再生回路2によりデジタル信号に変
換し、CPU3に取り込む(S407)。フォトリフレ
クタ9からCPU3にパーフォレーション検出パルスが
送られたらその数をカウントアップする(S408)。
そのパルスのカウント値が、予め設定されているフィル
ム給送停止カウント値C以上であるかをチェックする
(S409)。フィルム給送用モータ駆動回路7により
フィルム給送用モータ8を停止する(S410)。After setting the filter in S402 or 403, the counter inside the CPU 3 for counting the pulses generated in the photocoupler 9 is reset (S404),
The film feeding motor drive circuit 7 is started (S40
5) By the perforation on the film fed by the film feeding motor 8, the photo reflector 9
To start counting pulses generated from (S40
6). Then, as described above, the reproduction signal from the magnetic head 1 is converted into a digital signal by the magnetic data reproduction circuit 2 and taken into the CPU 3 (S407). When the perforation detection pulse is sent from the photo reflector 9 to the CPU 3, the number is counted up (S408).
It is checked whether the count value of the pulse is equal to or more than the preset film feeding stop count value C (S409). The film feeding motor drive circuit 7 stops the film feeding motor 8 (S410).
【0010】以上説明した通り、電池6の残電圧によっ
て段階的にフィルタの遮断周波数を高速用・低速用に切
り換えるので、フィルム給送速度に追従した磁気記録デ
ータ再生周波数に対応し、不要なフィルタの帯域を減ら
すことでノイズなどの影響を低減でき、磁気記録データ
の再生能力を向上させることができる。As described above, since the cutoff frequency of the filter is switched stepwise between high speed and low speed depending on the residual voltage of the battery 6, it corresponds to the magnetic recording data reproducing frequency that follows the film feeding speed, and an unnecessary filter is used. By reducing the band of, it is possible to reduce the influence of noise and the like, and it is possible to improve the reproduction capability of magnetic recording data.
【0011】[0011]
【発明が解決しようとする課題】上述のような従来のカ
メラにおける磁気記録再生回路では、温度条件、フィル
ムのモータに対する負荷条件等により、電池電圧だけで
は正確にフィルタの遮断周波数を設定することができな
かった。In the magnetic recording / reproducing circuit in the conventional camera as described above, the cutoff frequency of the filter can be accurately set only by the battery voltage depending on the temperature condition, the load condition of the film motor, and the like. could not.
【0012】本発明はかかる従来の課題を解決するため
になされたもので、フィルム給送速度に応じたフィルタ
の遮断周波数を設定することのできる磁気記録再生回路
を備え、それにより、フィルム上に記録された磁気デー
タを正確に読むことのできるカメラを提供することを目
的とする。The present invention has been made in order to solve such a conventional problem, and is provided with a magnetic recording / reproducing circuit capable of setting a cutoff frequency of a filter according to a film feeding speed. An object of the present invention is to provide a camera capable of accurately reading recorded magnetic data.
【0013】[0013]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のカメラにおける磁気記録再生回路は、請
求項1において、磁気ヘッドの出力をろ波するフィルタ
回路を設け、かつ、このフィルタ回路からの再生信号の
周期を計測する手段を備え、前記再生信号の周期に応じ
て、この再生信号の周波数帯域を予め設定した周波数帯
域に制限するフィルタ回路を具備するものであり、請求
項2において、磁気ヘッドの出力を増幅する増幅回路の
増幅度を、磁気ヘッドからの再生信号の周期を計測する
手段を有し、その周期に応じ、予め設定した増幅度に設
定する増幅回路を具備するものであり、また、請求項3
において、再生信号の周期を計測する手段を、パルス位
置変調信号の復号回路と兼用させた構成を有するもので
ある。In order to achieve the above object, the magnetic recording / reproducing circuit in the camera of the present invention comprises, in claim 1, a filter circuit for filtering the output of the magnetic head, and A means for measuring the cycle of the reproduced signal from the filter circuit is provided, and a filter circuit for limiting the frequency band of the reproduced signal to a preset frequency band according to the cycle of the reproduced signal is provided. 2 has a means for measuring the amplification degree of the amplification circuit for amplifying the output of the magnetic head, the cycle of the reproduction signal from the magnetic head, and the amplification circuit for setting the amplification degree to a preset amplification degree according to the cycle. And claim 3
In the above configuration, the means for measuring the cycle of the reproduced signal is also used as the decoding circuit for the pulse position modulated signal.
【0014】[0014]
【作用】本発明では、パルス位置変調信号のクロック間
隔(周期)をカウンタ回路により計測することにより、
正確なフィルム給送速度を求めることができ、そのPP
M(パルス位置変調)信号の周期により、フィルタ回路
の遮断周波数と増幅回路の増幅度を変えるようにしたも
のである。In the present invention, the clock interval (cycle) of the pulse position modulation signal is measured by the counter circuit,
It is possible to obtain an accurate film feeding speed and
The cutoff frequency of the filter circuit and the amplification degree of the amplifier circuit are changed according to the cycle of the M (pulse position modulation) signal.
【0015】[0015]
【実施例】図1〜図7は本発明の実施例を示すもので、
図1は本発明の一実施例の電気回路ブロック図である。
図1の装置を図11の従来例と比較してA/Dコンバー
タ回路10を除いた点が異なるのみで、他は同じである
ので詳しい説明は省略するが、26は磁気データ再生回
路である。1 to 7 show an embodiment of the present invention.
FIG. 1 is a block diagram of an electric circuit according to an embodiment of the present invention.
The apparatus of FIG. 1 is different from the conventional example of FIG. 11 except that an A / D converter circuit 10 is omitted, and the other points are the same, so detailed description will be omitted, but 26 is a magnetic data reproducing circuit. ..
【0016】図2は図1の磁気データ再生回路26の詳
細を示す図で、27は乗算回路(例えばアナログデバイ
セズ社製AD534)、28はD/Aコンバータ、29
はロジック回路である。FIG. 2 is a diagram showing the details of the magnetic data reproducing circuit 26 of FIG. 1, 27 is a multiplication circuit (for example, AD534 manufactured by Analog Devices, Inc.), 28 is a D / A converter, and 29.
Is a logic circuit.
【0017】また、図3,図4は図2のロジック回路2
9の詳細を示す図であり、図中30,31,32,33
は入力端子、34,35,38,39,46,66はD
フリップフロップ、36,40,43,47,55,6
0,61,62はノット回路、37,48はナンド回
路、41,42,44,63,64はアンド回路、4
5,65はオア回路、49、50、67、68、69、
70、71、72、73は出力端子、51,52,5
3,54,58,59は4ビットカウンタ(例えばTI
社製SN74163)、56,57は4ビットラッチ
(例えばTI社製SN74379)である。3 and 4 show the logic circuit 2 of FIG.
It is a figure which shows the detail of 9, 30 in the figure, 31, 32, 33
Is an input terminal, and 34, 35, 38, 39, 46, 66 are D
Flip-flops, 36, 40, 43, 47, 55, 6
0, 61, 62 are knot circuits, 37, 48 are NAND circuits, 41, 42, 44, 63, 64 are AND circuits, 4
5, 65 are OR circuits, 49, 50, 67, 68, 69,
70, 71, 72, 73 are output terminals, 51, 52, 5
3, 54, 58 and 59 are 4-bit counters (for example, TI
SN74163), 56 and 57 are 4-bit latches (for example, SN74379 made by TI).
【0018】本実施例は、図7に示すパルス位置変調信
号の周期一定のクロック信号周期を図4の4ビットカウ
ンタ51,52,53,54による14ビットカウンタ
により測り、そのパルス位置変調信号のクロック信号周
期に応じたフィルタクロック信号を出力し、パルスポジ
ション信号に適応した周波数帯域にスイッチトキャパシ
タフィルタ12を制御し、同時にD/Aコンバータ28
と乗算回路27とによりパルス位置変調信号の振幅が一
定になるように制御する。In this embodiment, a clock signal period having a constant period of the pulse position modulation signal shown in FIG. 7 is measured by a 14-bit counter consisting of 4-bit counters 51, 52, 53 and 54 shown in FIG. A filter clock signal corresponding to the clock signal period is output to control the switched capacitor filter 12 in a frequency band adapted to the pulse position signal, and at the same time, the D / A converter 28
And the multiplication circuit 27 control so that the amplitude of the pulse position modulation signal becomes constant.
【0019】以下で各図についての説明を行う。The respective figures will be described below.
【0020】図2においては、磁気ヘッド1の出力信号
は差動アンプ11により増幅され、スイッチトキャパシ
タフィルタ12に入力される。スイッチトキャパシタフ
ィルタ12はそのフィルタクロックをパルス位置変調信
号のクロック信号周期に応じてロジック回路29により
供給される。スイッチトキャパシタフィルタ12の出力
は乗算回路27に入力される。また、乗算回路27の他
の入力はD/Aコンバータ28からの出力により供給さ
れている。よって、ロジック回路29からのパルス位置
変調信号クロックラッチ信号によりD/Aコンバータ2
8の出力を制御し、パルス位置変調信号のクロック信号
周期に応じて、パルス位置変調信号の振幅が一定となる
ように乗算回路27の出力振幅を制御する。乗算回路2
7の出力は2つの電圧比較回路15,16に入力され
る。電圧比較回路15は、パルス位置変調信号が基準電
圧13の電圧値より下がると1を出力し、上がると0を
出力する。In FIG. 2, the output signal of the magnetic head 1 is amplified by the differential amplifier 11 and input to the switched capacitor filter 12. The switched capacitor filter 12 is supplied with its filter clock by the logic circuit 29 in accordance with the clock signal cycle of the pulse position modulation signal. The output of the switched capacitor filter 12 is input to the multiplication circuit 27. The other input of the multiplication circuit 27 is supplied by the output from the D / A converter 28. Therefore, the D / A converter 2 receives the pulse position modulation signal clock latch signal from the logic circuit 29.
The output amplitude of the multiplication circuit 27 is controlled according to the clock signal cycle of the pulse position modulation signal so that the amplitude of the pulse position modulation signal becomes constant. Multiplication circuit 2
The output of 7 is input to the two voltage comparison circuits 15 and 16. The voltage comparison circuit 15 outputs 1 when the pulse position modulation signal falls below the voltage value of the reference voltage 13 and outputs 0 when it rises.
【0021】電圧比較回路16はパルス位置変調信号が
基準電圧14の電圧値より上がると1を出力し、下がる
と0を出力する。The voltage comparison circuit 16 outputs 1 when the pulse position modulated signal rises above the voltage value of the reference voltage 14, and outputs 0 when it falls.
【0022】ロジック回路29は、電圧比較回路16の
出力を入力端子30に入力し、電圧比較回路15の出力
を入力端子33に入力する。また、発振回路18の出力
を入力端子31に入力し、図7でも明らかなように、入
力端子30と33とに同時に入力信号が印加されること
な無い。The logic circuit 29 inputs the output of the voltage comparison circuit 16 into the input terminal 30 and inputs the output of the voltage comparison circuit 15 into the input terminal 33. Further, the output of the oscillation circuit 18 is input to the input terminal 31, and as is apparent from FIG. 7, the input signals are not applied to the input terminals 30 and 33 at the same time.
【0023】図3において、電圧比較回路16からの出
力が0から1、すなわち入力端子30が0から1となる
と、出力端子50にはその2システムクロック後に1が
出力される。また、入力端子33が0から1となると出
力端子50にはそのシステムクロック後に、0が出力さ
れる。同時に、出力端子49には、1システムクロック
の間0が出力される。これが、パルス位置変調信号の毎
クロックにおいて、出力される信号−DNDパルス位置
変調信号である。In FIG. 3, when the output from the voltage comparison circuit 16 changes from 0 to 1, that is, the input terminal 30 changes from 0 to 1, 1 is output to the output terminal 50 two system clocks later. When the input terminal 33 changes from 0 to 1, 0 is output to the output terminal 50 after the system clock. At the same time, 0 is output to the output terminal 49 for one system clock. This is the signal-DND pulse position modulation signal output at every clock of the pulse position modulation signal.
【0024】4ビットカウンタ51,52,53,54
から成る14ビットカウンタは、−DNDパルス位置変
調信号が0となると、入力データをロードする。ここ
で、入力データは16進数表記で、C000Hとなって
いる。ここで発振回路18の発振周波数を8MHzとす
ると、4ビットカウンタ51のCarry出力が1とな
るのは、カウントアップはじめてから2.048mS後
である。4ビットラッチ56,57から成る6ビットラ
ッチは、−DNDパルス位置変調信号が0になると、1
4ビットカウンタの上位6ビットをラッチする。4-bit counters 51, 52, 53, 54
The 14-bit counter consisting of is loaded with input data when the -DND pulse position modulation signal becomes 0. Here, the input data is C000H in hexadecimal notation. If the oscillation frequency of the oscillation circuit 18 is 8 MHz, the carry output of the 4-bit counter 51 becomes 1 after 2.048 mS from the start of counting. The 6-bit latch composed of the 4-bit latches 56 and 57 is set to 1 when the -DND pulse position modulation signal becomes 0.
Latch the upper 6 bits of the 4-bit counter.
【0025】出力端子68,69,70,71,72,
73には、パルス位置変調信号のクロック周期で14ビ
ットカウンタの上位6ビットが出力される。すなわち、
パルス位置変調信号のクロック周期を6ビットでカウン
トしているのと同じである。出力端子68,69,7
0,71,72,73は、D/Aコンバータ28に出力
され、パルス位置変調信号のクロック周期に応じて、乗
算回路27の増幅度を変える。Output terminals 68, 69, 70, 71, 72,
The upper 6 bits of the 14-bit counter are output to 73 at the clock cycle of the pulse position modulation signal. That is,
This is the same as counting the clock cycle of the pulse position modulation signal with 6 bits. Output terminals 68, 69, 7
0, 71, 72, 73 are output to the D / A converter 28, and the amplification degree of the multiplication circuit 27 is changed according to the clock cycle of the pulse position modulation signal.
【0026】4ビットカウンタ58,59とにより成る
6ビットカウンタは、カウントアップしてCarry信
号を出力する毎に6ビットラッチの負出力をロードす
る。よって、パルス位置変調信号のクロック周期に応じ
て、Carry信号を出力する周期が変わる。The 6-bit counter including the 4-bit counters 58 and 59 loads the negative output of the 6-bit latch every time it counts up and outputs the Carry signal. Therefore, the cycle of outputting the carry signal changes according to the clock cycle of the pulse position modulation signal.
【0027】Dフリップフロップ66では、4ビットカ
ウンタ58のCarry信号が1となる毎に、出力を反
転する。その出力をスイッチトキャパシタフィルタ12
にフィルタクロックとして出力する。The D flip-flop 66 inverts the output every time the carry signal of the 4-bit counter 58 becomes 1. The output is switched capacitor filter 12
Output as a filter clock to.
【0028】本実施例では、パルス位置変調信号のクロ
ック周期/フィルタクロック周期=128となってい
る。In this embodiment, the clock cycle of the pulse position modulated signal / filter clock cycle = 128.
【0029】これらのカウンタとラッチの関係を図5に
示す。PPMクロックカウンタが、CF00Hの時に−
DNDパルス位置変調信号が0となるとPPMクロック
ラッチにはCFHがラッチされる。その数システムクロ
ック後、フィルタクロックカウンタがCarry信号を
1とし、PPMクロックラッチの負出力をロードする
と、F0Hをロードし、カウントアップを続ける。この
後は、Carry信号が1となる毎にF0Hをロードす
る。次にPPMクロックカウンタがCE00Hの時に、
−DNDパルス位置変調信号が0となると、PPMクロ
ックラッチにはCEHがラッチされる。よって、その後
は、フィルタクロックカウンタは、Carry信号が1
となる毎にF1Hをロードする。The relationship between these counters and latches is shown in FIG. When the PPM clock counter is CF00H-
When the DND pulse position modulation signal becomes 0, CFH is latched in the PPM clock latch. After that several system clocks, when the filter clock counter sets the Carry signal to 1 and loads the negative output of the PPM clock latch, it loads F0H and continues counting up. After that, F0H is loaded every time the Carry signal becomes 1. Next, when the PPM clock counter is CE00H,
-When the DND pulse position modulation signal becomes 0, CEH is latched in the PPM clock latch. Therefore, after that, the filter clock counter outputs the Carry signal at 1
Every time, F1H is loaded.
【0030】図6(a)には、スイッチトキャパシタフ
ィルタ12の出力電圧とパルス位置変調信号のクロック
周期との関係を示す。磁気ヘッド1からの信号振幅は、
フィルム給送速度に比例する。また、雑音電圧は、スイ
ッチトキャパシタフィルタ12のフィルタクロックがロ
ジック回路29により変化するので雑音電圧も、クロッ
ク周期に比例する。FIG. 6A shows the relationship between the output voltage of the switched capacitor filter 12 and the clock cycle of the pulse position modulation signal. The signal amplitude from the magnetic head 1 is
Proportional to film feed rate. Further, the noise voltage is proportional to the clock cycle because the filter clock of the switched capacitor filter 12 is changed by the logic circuit 29.
【0031】ここで、D/Aコンバータ28の出力レベ
ルを、乗算回路27の出力が、FFHの時とC0Hの時
に一定となるように、設定すると、乗算回路27の出力
振幅は、図6(b)に示すように、パルス位置変調信号
のクロック周期によらず一定となる。よって、電圧比較
回路の基準電圧を一定としてもパルス位置変調信号のク
ロック周期によらず正確に、磁気データ情報を再生でき
る。Here, when the output level of the D / A converter 28 is set so that the output of the multiplication circuit 27 becomes constant when the output is FFH and C0H, the output amplitude of the multiplication circuit 27 is as shown in FIG. As shown in b), it becomes constant regardless of the clock cycle of the pulse position modulation signal. Therefore, even if the reference voltage of the voltage comparison circuit is constant, the magnetic data information can be reproduced accurately regardless of the clock cycle of the pulse position modulation signal.
【0032】図8は本発明の他の実施例であるロジック
回路の詳細を示す図で、図4に対応するものである。図
8においては、4ビットカウンタ51,52,53,5
4により、16ビットのPPMクロックカウンタを構成
している。よって、図4に比較して、2ビット分(4
倍)長く、パルス位置変調信号のクロック周期をカウン
トできる。また、4ビットカウンタ74を設け、2ビッ
トカウントすることにより、−DNDパルス位置変調信
号が4回0になると、−4DNDパルス位置変調信号を
1回0にする。よって、16ビットのPPMクロックカ
ウンタはパルス位置変調信号のクロック4回分の周期を
カウントし、PPMクロックラッチもパルス位置変調信
号のクロック4回分の周期を6ビットとしてラッチす
る。FIG. 8 is a diagram showing details of a logic circuit according to another embodiment of the present invention, which corresponds to FIG. In FIG. 8, 4-bit counters 51, 52, 53, 5
4 constitutes a 16-bit PPM clock counter. Therefore, as compared with FIG.
Double), the clock period of the pulse position modulation signal can be counted. Further, by providing the 4-bit counter 74 and counting 2 bits, when the -DND pulse position modulation signal becomes 0 four times, the -4DND pulse position modulation signal becomes 0 once. Therefore, the 16-bit PPM clock counter counts four clock cycles of the pulse position modulation signal, and the PPM clock latch also latches four clock cycles of the pulse position modulation signal as 6 bits.
【0033】以上の構成により、第1の実施例と比較し
て、パルス位置変調信号の4回分の平均周期により、フ
ィルタクロック周期を発生することができる。例えば、
フィルム給送時の速度ムラであるジッタが大きい時にも
安定してフィルタクロックを発生できる。With the above configuration, the filter clock cycle can be generated by the average cycle of four times of the pulse position modulation signal as compared with the first embodiment. For example,
The filter clock can be stably generated even when the jitter, which is uneven speed during film feeding, is large.
【0034】図9,図10は、本発明のさらに他の実施
例を示す図で、図4における4ビットカウンタ51,5
2,53,54のカウント値をパルス位置変調信号(パ
ルス位置変調信号)の復調に用いる回路を示している。9 and 10 are views showing still another embodiment of the present invention, in which the 4-bit counters 51 and 5 shown in FIG.
The circuit which uses the count value of 2,53,54 for the demodulation of a pulse position modulation signal (pulse position modulation signal) is shown.
【0035】図9,図10において、図3,図4の回路
に対して追加となったものを以下に示す。すなわち、図
9において、76,78,80はノット回路、77,7
9はアンド回路である。これらの回路の追加によりアン
ド回路77の出力UPDPPMには、パルス位置変調信
号の立上がり時、すなわちパルス位置変調信号における
データ信号が発生した時に、1システムクロックの間1
が生じる。また、ノット回路78の出力−UPDPPM
には、同時に0が生じる。In FIG. 9 and FIG. 10, elements added to the circuits of FIGS. 3 and 4 are shown below. That is, in FIG. 9, reference numerals 76, 78, 80 denote knot circuits, and 77, 7
9 is an AND circuit. Due to the addition of these circuits, the output UPDPPM of the AND circuit 77 is set to 1 during one system clock when the pulse position modulation signal rises, that is, when the data signal in the pulse position modulation signal is generated.
Occurs. The output of the knot circuit 78-UPDPPPM
Simultaneously generate 0.
【0036】次に図10の回路において、81,82,
84,95,96,101,102はアンド回路、8
3,85,97,103はノット回路、86,98、1
04はオア回路、87,88、89、90は4ビットカ
ウンタ(例えば、TI社製のSN74163)である。
91,92,93,94,は4ビットコンパレータ(例
えば、TI社製SN7485)である。99,105は
Dフリップフロップ、100,106は出力端子であ
る。Next, in the circuit of FIG. 10, 81, 82,
84, 95, 96, 101, 102 are AND circuits, 8
3, 85, 97, 103 are knot circuits, 86, 98, 1
Reference numeral 04 is an OR circuit, and 87, 88, 89, 90 are 4-bit counters (for example, SN74163 manufactured by TI).
91, 92, 93, 94 are 4-bit comparators (for example, SN7485 manufactured by TI). 99 and 105 are D flip-flops, and 100 and 106 are output terminals.
【0037】ここで、4ビットカウンタ51〜54は1
4ビットカウンタを構成し、パルス位置変調信号の立下
がりで0を発生する(すなわち、パルス位置変調信号の
クロック信号で発生する)−DNDPPMによりクリア
される。その後、カウントアップしていく。よって、こ
の14ビットカウンタはパルス位置変調信号の周期をカ
ウントする。Here, the 4-bit counters 51 to 54 are set to 1
A 4-bit counter is formed, and 0 is generated at the trailing edge of the pulse position modulation signal (that is, generated by the clock signal of the pulse position modulation signal) -cleared by DNDPPM. After that, it will count up. Therefore, this 14-bit counter counts the period of the pulse position modulation signal.
【0038】次に4ビットカウンタ87〜90は、13
ビットカウンタを構成し、パルス位置変調信号の立上が
りで0を発生する(すなわち、パルス位置変調信号のデ
ータ信号で発生する)−UPDPPMによりクリアされ
る。また、パルス位置変調信号が0の時(ここではDD
PPM≒0の時)、この13ビットカウンタはカウント
停止する。そうでない時、つまりパルス位置変調信号が
1の時(ここではDDPPM=1の時)、13ビットカ
ウンタはカウントアップする。よって、この13ビット
カウンタは、パルス位置変調信号のデータ信号−クロッ
ク信号間をカウントする。4ビットコンパレータ91〜
94は、前述のカウンタの出力を比較する。ここで、1
4ビットカウンタの出力は、最下位ビットを削除して比
較する。これにより、14ビットカウンタの位は1/2
される。4ビットコンパレータ91〜94は継続接続さ
れ、13ビットコンパレータを構成する。その出力4ビ
ットコンパレータ91の出力AGBOはA入力(ここで
は、14ビットカウンタの出力)が、B入力(ここで
は、13ビットカウンタの出力)に比較して大きい時は
1を出力する。Next, the 4-bit counters 87 to 90 are set to 13
It constitutes a bit counter and generates 0 at the rising edge of the pulse position modulation signal (that is, it is generated by the data signal of the pulse position modulation signal) -cleared by UPDPPPM. When the pulse position modulation signal is 0 (here, DD
When PPM≈0), this 13-bit counter stops counting. Otherwise, that is, when the pulse position modulation signal is 1 (here, DDPPM = 1), the 13-bit counter counts up. Therefore, this 13-bit counter counts between the data signal and the clock signal of the pulse position modulation signal. 4-bit comparator 91-
94 compares the outputs of the aforementioned counters. Where 1
The output of the 4-bit counter is compared by deleting the least significant bit. As a result, the position of the 14-bit counter is 1/2
To be done. The 4-bit comparators 91 to 94 are continuously connected to form a 13-bit comparator. The output AGBO of the output 4-bit comparator 91 outputs 1 when the A input (here, the output of the 14-bit counter) is larger than the B input (here, the output of the 13-bit counter).
【0039】また、アンド回路101,102、ノット
回路103、オア回路104、Dフリップフロップ10
5からなるラッチ回路は、11ビットコンパレータの出
力を、パルス位置変調信号が立下がった時(ここでは、
DNPPM=1となる1システムクロックの間)にラッ
チし、出力端子106に出力する。そして、アンド回路
95,96、ノット回路97、オア回路98、Dフリッ
プフロップ回路99からなるラッチ回路は、14ビット
カウンタか、13ビットカウンタのどちらかがオーバー
フローした時、エラー信号を発生する。Further, the AND circuits 101 and 102, the knot circuit 103, the OR circuit 104, and the D flip-flop 10.
The latch circuit composed of 5 outputs the output of the 11-bit comparator when the pulse position modulation signal falls (here,
It is latched at one system clock (DNPPM = 1) and is output to the output terminal 106. The latch circuit composed of the AND circuits 95 and 96, the knot circuit 97, the OR circuit 98, and the D flip-flop circuit 99 generates an error signal when either the 14-bit counter or the 13-bit counter overflows.
【0040】図11に示すロジック回路は図4と同様で
ある。The logic circuit shown in FIG. 11 is similar to that shown in FIG.
【0041】[0041]
【発明の効果】以上説明したとおり、本発明における、
磁気記録再生回路は、PPMクロック周期を検出するこ
とにより、コストを上げずに、フィルム給送速度に応じ
た最適なフィルタの遮断周波数を設定することができ
た。それによって、正確に磁気データをマイクロコンピ
ュータに読み込むことができるようになった。As described above, according to the present invention,
By detecting the PPM clock period, the magnetic recording / reproducing circuit was able to set the optimum cutoff frequency of the filter according to the film feeding speed without increasing the cost. As a result, it became possible to accurately read the magnetic data into the microcomputer.
【図1】本発明の一実施例の電気回路ブロック図であ
る。FIG. 1 is a block diagram of an electric circuit according to an embodiment of the present invention.
【図2】図1の磁気データ再生回路26の詳細を示す図
である。FIG. 2 is a diagram showing details of a magnetic data reproducing circuit 26 of FIG.
【図3】図2のロジック回路29の詳細を示す図であ
る。FIG. 3 is a diagram showing details of a logic circuit 29 in FIG.
【図4】図2のロジック回路29の詳細を示す図であ
る。FIG. 4 is a diagram showing details of a logic circuit 29 in FIG.
【図5】図2のロジック回路の動作を説明する図であ
る。5 is a diagram illustrating the operation of the logic circuit of FIG.
【図6】図2の乗算回路とD/Aコンバータの動作を説
明する図である。FIG. 6 is a diagram illustrating operations of the multiplication circuit and the D / A converter of FIG.
【図7】パルス位置変調信号を説明する図である。FIG. 7 is a diagram illustrating a pulse position modulation signal.
【図8】本発明の他の実施例であるロジック回路の詳細
を示す図である。FIG. 8 is a diagram showing details of a logic circuit according to another embodiment of the present invention.
【図9】本発明のさらに他の実施例におけるロジック回
路を説明する図である。FIG. 9 is a diagram illustrating a logic circuit according to still another embodiment of the present invention.
【図10】本発明のさらに他の実施例におけるロジック
回路を説明する図である。FIG. 10 is a diagram illustrating a logic circuit according to still another embodiment of the present invention.
【図11】本発明のさらに他の実施例におけるロジック
回路を説明する図である。FIG. 11 is a diagram illustrating a logic circuit according to still another embodiment of the present invention.
【図12】従来の電気回路ブロック図である。FIG. 12 is a conventional electric circuit block diagram.
【図13】従来の磁気データ再生回路の詳細を示す図で
ある。FIG. 13 is a diagram showing details of a conventional magnetic data reproducing circuit.
【図14】図13におけるスイッチトキャパシタフィル
タの特性図である。FIG. 14 is a characteristic diagram of the switched capacitor filter in FIG.
【図15】図12の電気回路ブロック図の動作を説明す
るフローチャートである。FIG. 15 is a flowchart illustrating an operation of the electric circuit block diagram of FIG.
【図16】図12の電気回路ブロック図の動作を説明す
るフローチャートである。16 is a flowchart illustrating the operation of the electric circuit block diagram of FIG.
1 磁気ヘッド 2 磁気データ再生回路 3 CPU 4 スイッチ 5 制御回路 6 電池 7 フィルム給送用モータ駆動回路 8 フィルム給送用モータ 9 フォトリフレクタ 10 A/Dコンバータ回路 11 差動アンプ 12 スイッチトキャパシタフィルタ 13,14 基準電圧 15,16 電圧比較回路 17 RSフリップフロップ 18 発振回路 19 カウンタ回路 20,21 ノット回路 22,23 アンド回路 24 オア回路 25 Dフリップフロップ 26 磁気データ再生回路 27 乗算回路 28 D/Aコンバータ 29 ロジック回路 30,31,32,33 入力端子 34,35,38.39.46.66 Dフリップフロ
ップ 36,40,43,47,55,60,61,62 ノ
ット回路 37,48 ナンド回路 41,42,44,63,64 アンド回路 45,65 オア回路 49,50,67,68,69,70,71,72,7
3 出力端子 51,52,53,54,58,59 4ビットカウン
タ 56,57 4ビットラッチ1 Magnetic Head 2 Magnetic Data Reproducing Circuit 3 CPU 4 Switch 5 Control Circuit 6 Battery 7 Film Feeding Motor Drive Circuit 8 Film Feeding Motor 9 Photo Reflector 10 A / D Converter Circuit 11 Differential Amplifier 12 Switched Capacitor Filter 13, 14 Reference voltage 15,16 Voltage comparison circuit 17 RS flip-flop 18 Oscillation circuit 19 Counter circuit 20,21 Not circuit 22,23 AND circuit 24 OR circuit 25 D flip-flop 26 Magnetic data reproduction circuit 27 Multiplier circuit 28 D / A converter 29 Logic circuit 30, 31, 32, 33 Input terminal 34, 35, 38.39.46.66 D flip-flop 36, 40, 43, 47, 55, 60, 61, 62 Not circuit 37, 48 NAND circuit 41, 42 , 44, 63, 64 AND circuit 45,65 OR circuit 49,50,67,68,69,70,71,72,7
3 output terminals 51, 52, 53, 54, 58, 59 4-bit counter 56, 57 4-bit latch
Claims (3)
おいて、磁気ヘッドの出力をろ波するフィルタ回路を設
け、かつ、このフィルタ回路からの再生信号の周期を計
測する手段を備え、前記再生信号の周期に応じて、この
再生信号の周波数帯域を予め設定した周波数帯域に制限
するフィルタ回路を具備する磁気記録再生回路からなる
ことを特徴とするカメラ。1. A camera using a film with a magnetic recording section is provided with a filter circuit for filtering an output of a magnetic head, and means for measuring a cycle of a reproduced signal from the filter circuit is provided. A camera comprising a magnetic recording / reproducing circuit having a filter circuit for limiting the frequency band of the reproduced signal to a preset frequency band according to the cycle.
いて、磁気ヘッドの出力を増幅する増幅回路の増幅度
を、磁気ヘッドからの再生信号の周期を計測する手段を
有し、その周期に応じ、予め設定した増幅度に設定する
増幅回路を具備する磁気記録再生回路からなることを特
徴とするカメラ。2. A camera using a film with magnetic recording has means for measuring the amplification degree of an amplifier circuit for amplifying the output of the magnetic head, and a cycle of a reproduction signal from the magnetic head, and according to the cycle, A camera comprising a magnetic recording / reproducing circuit having an amplification circuit for setting a set amplification degree.
る、再生信号の周期を計測する手段を、パルス位置変調
信号の復号回路と兼用させたことを特徴とするカメラ。3. A camera according to claim 1, wherein in the magnetic recording / reproducing circuit according to claim 1, the means for measuring the period of the reproduced signal is also used as the decoding circuit for the pulse position modulated signal.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3287492A JPH05204037A (en) | 1992-01-24 | 1992-01-24 | Camera |
US08/350,704 US6049677A (en) | 1991-02-14 | 1994-12-07 | Camera having magnetic signal reproducing circuit with adjustable gain amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3287492A JPH05204037A (en) | 1992-01-24 | 1992-01-24 | Camera |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05204037A true JPH05204037A (en) | 1993-08-13 |
Family
ID=12371023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3287492A Pending JPH05204037A (en) | 1991-02-14 | 1992-01-24 | Camera |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05204037A (en) |
-
1992
- 1992-01-24 JP JP3287492A patent/JPH05204037A/en active Pending
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