JPH05183400A - Identification circuit - Google Patents
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- JPH05183400A JPH05183400A JP13892A JP13892A JPH05183400A JP H05183400 A JPH05183400 A JP H05183400A JP 13892 A JP13892 A JP 13892A JP 13892 A JP13892 A JP 13892A JP H05183400 A JPH05183400 A JP H05183400A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、超高速測定装置、超高
速伝送システム等に用いられる半導体集積回路におい
て、高速動作可能なＧａＡｓ ＭＥＳＦＥＴ等を用いて
構成される識別回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit used for an ultra-high speed measuring device, an ultra-high speed transmission system and the like, and to an identification circuit constituted by using a GaAs MESFET capable of operating at high speed.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：電子情報通信学会技術報告ＩＣＤ９０−１９８
（１９９０）村田等「１０Ｇｂ／ｓ ＧａＡｓ ＭＥＳ
ＦＥＴ ＩＣ ファミリ」Ｐ．６９−７３ 図２は、前記文献等に記載された従来の識別回路の一構
成例を示すブロック図である。この識別回路は、振幅及
びパルス幅が一定でない被識別信号ＤＩＮを増幅する入
力バッファ１を有し、その出力側に、延型フリップフロ
ップ（以下、Ｄ−ＦＦという）２の入力端子Ｄが接続さ
れている。Ｄ−ＦＦ２のクロック端子Ｃには同期信号Ｃ
ＩＮが供給され、該Ｄ−ＦＦ２の出力端子Ｑが出力バッ
ファ３に接続されている。出力バッファ３は、Ｄ−ＦＦ
２の出力端子Ｑの出力信号を増幅して振幅及びパルス幅
の一定な出力信号ＤＯＵＴを出力する回路である。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, some documents were described in the following documents. Reference: IEICE Technical Report ICD90-198
(1990) Murata et al. "10 Gb / s GaAs MES
FET IC family "P. 69-73 FIG. 2 is a block diagram showing a configuration example of a conventional identification circuit described in the above-mentioned document and the like. This discrimination circuit has an input buffer 1 for amplifying a signal to be discriminated DIN whose amplitude and pulse width are not constant, and an input terminal D of an extended flip-flop (hereinafter referred to as D-FF) 2 is connected to the output side thereof. Has been done. The synchronization signal C is applied to the clock terminal C of the D-FF2.
IN is supplied, and the output terminal Q of the D-FF 2 is connected to the output buffer 3. The output buffer 3 is a D-FF
2 is a circuit that amplifies the output signal from the second output terminal Q and outputs the output signal DOUT having a constant amplitude and pulse width.
【０００３】図３は、図２のタイミングチャートであ
り、この図を参照しつつ、図２の識別回路の動作を説明
する。この図３では、同期信号ＣＩＮ、被識別信号ＤＩ
Ｎ、及び識別信号ＤＯＵＴの論理レベルが、時刻ｔ１〜
ｔ６まで示されている。振幅及びパルス幅が一定でない
被識別信号ＤＩＮが入力されると、その被識別信号ＤＩ
Ｎが入力バッファ１で増幅され、Ｄ−ＦＦ２の入力端子
Ｄへ送られる。Ｄ−ＦＦ２では、時刻ｔ１〜ｔ６の時点
での被識別信号ＤＩＮの論理レベルＤ１〜Ｄ６を、同期
信号ＣＩＮの立下がり時点に同期して出力端子Ｑから出
力する。この出力は、出力バッファ３で増幅され、振幅
及びパルス幅の一定な識別信号ＤＯＵＴが出力される。FIG. 3 is a timing chart of FIG. 2, and the operation of the identification circuit of FIG. 2 will be described with reference to this figure. In FIG. 3, the synchronization signal CIN and the identified signal DI
N and the logic level of the identification signal DOUT are from time t1 to
It is shown up to t6. When the identified signal DIN whose amplitude and pulse width are not constant is input, the identified signal DI
N is amplified by the input buffer 1 and sent to the input terminal D of the D-FF 2. The D-FF2 outputs the logic levels D1 to D6 of the identified signal DIN at the times t1 to t6 from the output terminal Q in synchronization with the falling time of the synchronizing signal CIN. This output is amplified by the output buffer 3, and the identification signal DOUT having a constant amplitude and pulse width is output.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
識別回路では、高速化のために同期信号ＣＩＮの周波数
を高くしても、Ｄ−ＦＦ２の動作可能な最大クロック周
波数以上では動作しない。しかも、最大クロック周波数
に近いクロック周波数の同期信号ＣＩＮを供給しても、
Ｄ−ＦＦ２が動作可能な最小データ振幅、及び最小デー
タパルス幅も大きくなるため、被識別信号ＤＩＮのよう
な振幅及びパルス幅が一定でない信号に対し、識別回路
は最大クロック周波数付近の周波数では動作しにくいと
いう問題があり、それを解決することが困難であった。However, in the conventional identification circuit, even if the frequency of the synchronizing signal CIN is increased for speeding up, it does not operate at a frequency higher than the maximum operable clock frequency of the D-FF2. Moreover, even if the synchronization signal CIN having a clock frequency close to the maximum clock frequency is supplied,
Since the minimum data amplitude and the minimum data pulse width at which the D-FF2 can operate become large, the discrimination circuit operates at a frequency near the maximum clock frequency for a signal such as the signal to be discriminated DIN whose amplitude and pulse width are not constant. It was difficult to solve, and it was difficult to solve it.
【０００５】本発明は、前記従来技術が持っていた課題
として、高速化を図るために同期信号ＣＩＮの周波数を
高くしても、内部に用いているＤ−ＦＦ２の最大クロッ
ク周波数付近では動作しにくいという点について解決し
た、より高い周波数で動作する識別回路を提供するもの
である。The present invention has the problem that the above-mentioned prior art has a problem that even if the frequency of the synchronizing signal CIN is increased in order to increase the speed, it operates near the maximum clock frequency of the internally used D-FF2. It is an object of the present invention to provide an identification circuit operating at a higher frequency, which solves the problem of difficulty.
【０００６】[0006]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、同期信号に基づき、振幅及びパルス
幅が一定でない被識別信号を識別して振幅及びパルス幅
の一定な識別信号を出力する識別回路において、前記同
期信号を複数の分周信号に分周する分周手段と、前記分
周信号により駆動される複数のＤ−ＦＦによって前記被
識別信号を１ビットおきに識別する識別手段とを、備え
ている。さらに、前記分周信号により駆動され、前記識
別手段による識別後の信号を多重化して出力するセレク
タと、前記同期信号により駆動されるＤ−ＦＦによって
前記セレクタの出力を前記同期信号に同期した前記識別
信号として出力する同期手段とが、設けられている。In order to solve the above-mentioned problems, the first invention discriminates a signal to be discriminated whose amplitude and pulse width are not constant on the basis of a synchronizing signal to discriminate a constant amplitude and pulse width. In a discriminating circuit for outputting a signal, the discriminating signal is discriminated every other bit by a dividing means for dividing the synchronizing signal into a plurality of divided signals and a plurality of D-FFs driven by the divided signals. And an identification means for doing so. Further, a selector driven by the frequency-divided signal, which multiplexes and outputs the signal after identification by the identification means, and a D-FF driven by the synchronization signal synchronizes the output of the selector with the synchronization signal. A synchronizing means for outputting as an identification signal is provided.
【０００７】第２の発明では、第１の発明の分周手段
を、前記同期信号を１／２分周して１／２分周信号とそ
の逆相１／２分周信号を出力するトグル型フリップフロ
ップ（以下、Ｔ−ＦＦという）で構成している。さら
に、前記識別手段は、前記１／２分周信号とその逆相１
／２分周信号により駆動される２つのＤ−ＦＦで構成
し、さらに前記セレクタは、前記１／２分周信号とその
逆相１／２分周信号により駆動される２入力１出力構成
にしている。In a second aspect of the invention, the frequency dividing means of the first aspect of the invention is a toggle for dividing the synchronizing signal by 1/2 and outputting a 1/2 divided signal and its opposite phase 1/2 divided signal. Type flip-flop (hereinafter referred to as T-FF). Further, the identifying means is configured to output the 1/2 frequency-divided signal and its opposite phase 1
It is composed of two D-FFs driven by a 1/2 frequency-divided signal, and the selector has a 2-input 1-output configuration driven by the 1/2 frequency-divided signal and its opposite phase 1/2 frequency-divided signal. ing.
【０００８】[0008]
【作用】第１の発明によれば、以上のように識別回路を
構成したので、分周手段は、同期信号を複数の分周信号
に分周して識別手段及びセレクタへ与える。識別手段
は、前記分周信号に基づき、入力される被識別信号を１
ビットおきに識別してその識別後の信号をセレクタへ送
る。セレクタは、前記分周信号に基づき、識別後の信号
を多重化して同期手段へ出力する。同期手段は、セレク
タの出力を同期信号に同期した識別信号として出力す
る。According to the first aspect of the invention, since the discriminating circuit is constructed as described above, the frequency dividing means divides the synchronizing signal into a plurality of frequency divided signals and supplies them to the discriminating means and the selector. The discriminating means sets 1 to the inputted discriminated signal based on the frequency-divided signal.
Each bit is identified and the signal after the identification is sent to the selector. The selector multiplexes the identified signals based on the frequency-divided signals and outputs the multiplexed signals to the synchronizing means. The synchronizing means outputs the output of the selector as an identification signal synchronized with the synchronizing signal.
【０００９】第２の発明によれば、分周手段を構成する
Ｔ−ＦＦは、同期信号を１／２分周して１／２分周信号
とその逆相１／２分周信号とを識別手段及びセレクタへ
与える。識別手段を構成する２つのＤ−ＦＦは、１／２
分周信号とその逆相１／２分周信号により駆動され、入
力される被識別信号を１ビットおきに識別してその識別
後の信号をセレクタへ送る。セレクタは、１／２分周信
号とその逆相１／２分周信号により駆動され、識別後の
２つの信号を交互に選択して多重化し、その多重化後の
信号を同期手段へ送る。同期手段を構成するＤ−ＦＦ
は、同期信号に同期して多重化後の信号を識別信号の形
で出力する。従って、前記課題を解決できるのである。According to the second aspect of the invention, the T-FF constituting the frequency dividing means divides the synchronizing signal by 1/2 to generate a 1/2 divided signal and its opposite phase 1/2 divided signal. It is given to the identification means and the selector. The two D-FFs constituting the identification means are 1/2
Driven by the frequency-divided signal and its anti-phase 1/2 frequency-divided signal, the inputted signal to be discriminated is discriminated every other bit, and the discriminated signal is sent to the selector. The selector is driven by the 1/2 frequency-divided signal and its opposite phase 1/2 frequency-divided signal, alternately selects the two identified signals and multiplexes them, and sends the multiplexed signals to the synchronizing means. D-FF which constitutes a synchronizing means
Outputs the multiplexed signal in the form of an identification signal in synchronization with the synchronization signal. Therefore, the above problem can be solved.
【００１０】[0010]
【実施例】図１は、本発明の実施例を示す識別回路の回
路図である。この識別回路は、同期信号ＣＩＮを１／２
分周して１／２分周信号Ｓ１１とその逆相１／２分周信
号Ｓ１１N を出力する分周手段、例えばＴ−ＦＦ１１を
有している。Ｔ−ＦＦ１１は、例えば入力信号の立下が
り時点に同期して信号を出力する機能を有し、そのクロ
ック端子Ｃに同期信号ＣＩＮが入力されると、出力端子
Ｑから１／２分周信号Ｓ１１、その逆相出力端子ＱN か
ら逆相１／２分周信号Ｓ１１N を出力する回路である。1 is a circuit diagram of an identification circuit showing an embodiment of the present invention. This identification circuit reduces the synchronization signal CIN to 1/2.
It has frequency dividing means, for example, T-FF11, which divides the frequency to output the 1/2 frequency divided signal S11 and its opposite phase 1/2 frequency divided signal S11 N. The T-FF 11 has a function of outputting a signal, for example, in synchronization with the falling time of the input signal. , A reverse phase output terminal Q N outputs a reverse phase 1/2 divided signal S11 N.
【００１１】また、被識別信号ＤＩＮを増幅して信号Ｓ
１２を出力する入力バッファ１２が設けられ、その出力
側に識別手段２０が接続されている。識別手段２０は、
１／２分周信号Ｓ１１とその逆相１／２分周信号Ｓ１１
N により駆動される２つのＤ−ＦＦ２１，２２を有し、
入力バッファ１２から出力される信号Ｓ１２を１ビット
おきに識別し、その識別後の信号Ｓ２１，Ｓ２２をそれ
ぞれ出力する回路である。このＤ−ＦＦ２１，２２の入
力端子Ｄ，Ｄは入力バッファ１２の出力側に共通接続さ
れ、クロック端子Ｃ，ＣがＴ−ＦＦ１１の出力端子Ｑ及
び逆相出力端子ＱN にそれぞれ接続されている。The identified signal DIN is amplified to obtain the signal S.
An input buffer 12 for outputting 12 is provided, and the identification means 20 is connected to the output side thereof. The identification means 20
1/2 divided signal S11 and its opposite phase 1/2 divided signal S11
It has two D-FF21,22 driven by N ,
This is a circuit that identifies the signal S12 output from the input buffer 12 every other bit and outputs the identified signals S21 and S22, respectively. The input terminals D and D of the D-FFs 21 and 22 are commonly connected to the output side of the input buffer 12, and the clock terminals C and C are connected to the output terminal Q and the negative phase output terminal Q N of the T-FF 11, respectively. ..
【００１２】Ｄ−ＦＦ２１，２２の出力端子Ｑ，Ｑは、
セレクタ３１の２つの入力端子ＩＮ１，ＩＮ２にそれぞ
れ接続され、さらに該セレクタ３１の選択信号入力用の
クロック端子Ｃ及び逆相クロック端子ＣN が、Ｄ−ＦＦ
２１，２２のクロック端子Ｃ，Ｃにそれぞれ接続されて
いる。セレクタ３１は、選択信号入力用のクロック端子
Ｃ及び逆相クロック端子ＣN がそれぞれ“１”，“０”
のとき、入力端子ＩＮ１の論理レベルを出力端子Ｑから
出力し、クロック端子Ｃ及び逆相クロック端子ＣN の論
理レベルがそれぞれ“０”，“１”のとき、出力端子Ｑ
から入力端子ＩＮ２の論理レベルを出力端子Ｑから出力
する回路である。The output terminals Q and Q of the D-FFs 21 and 22 are
A clock signal C for inputting a selection signal and a negative phase clock terminal C N of the selector 31 are respectively connected to the two input terminals IN1 and IN2 of the selector 31, and the D-FF
The clock terminals C and C of 21, 22 are respectively connected. In the selector 31, the selection signal input clock terminal C and the negative phase clock terminal C N are "1" and "0", respectively.
, The logic level of the input terminal IN1 is output from the output terminal Q, and when the logic levels of the clock terminal C and the negative phase clock terminal C N are "0" and "1", respectively, the output terminal Q
From the input terminal IN2 to the output terminal Q.
【００１３】セレクタ３１の信号Ｓ３１を出力する出力
端子Ｑには、同期手段、例えばＤ−ＦＦ３２の入力端子
Ｄが接続されている。Ｄ−ＦＦ３２は、同期信号ＣＩＮ
がクロック端子Ｃに供給されると、セレクタ３１から出
力された信号Ｓ３１を該同期信号ＣＩＮに同期した信号
Ｓ３２を出力端子Ｑから出力する回路であり、その出力
端子Ｑには出力バッファ３３が接続されている。出力バ
ッファ３３は、Ｄ−ＦＦ３２から出力される信号Ｓ３２
を増幅して識別信号ＤＯＵＴを出力する回路である。Ｄ
−ＦＦ２１，２２，３２は、例えばクロック入力信号の
立下がり時点に同期して信号を出力する機能を有してい
る。An output terminal Q for outputting the signal S31 of the selector 31 is connected to a synchronizing means, for example, an input terminal D of a D-FF32. The D-FF 32 has a synchronization signal CIN.
Is supplied to the clock terminal C, the signal S31 output from the selector 31 is synchronized with the synchronizing signal CIN, and a signal S32 is output from the output terminal Q. An output buffer 33 is connected to the output terminal Q. Has been done. The output buffer 33 outputs the signal S32 output from the D-FF 32.
Is a circuit that amplifies the signal and outputs the identification signal DOUT. D
-FF21,22,32 has a function which outputs a signal, for example, synchronizing with the fall time of a clock input signal.
【００１４】図４は図１のタイミングチャートであり、
この図を参照しつつ、図１の識別回路の動作を説明す
る。この図４では、時刻ｔ１〜ｔ６間の信号Ｓ１１，Ｓ
１１N ，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２の論
理レベルが示されている。FIG. 4 is a timing chart of FIG.
The operation of the identification circuit of FIG. 1 will be described with reference to this figure. In FIG. 4, signals S11 and S11 between times t1 and t6.
The logic levels of 11 N , S12, S21, S22, S31, and S32 are shown.
【００１５】図１の識別回路では、同期信号ＣＩＮ及び
被識別信号ＤＩＮが入力されると、その同期信号ＣＩＮ
がＴ−ＦＦ１１で１／２分周され、該Ｔ−ＦＦ１１の出
力端子Ｑから１／２分周信号Ｓ１１が出力されると共
に、その逆相出力端子ＱN から逆相１／２分周信号Ｓ１
１N が出力される。信号Ｓ１１はＤ−ＦＦ２１のクロッ
ク端子Ｃ及びセレクタ３１のクロック端子Ｃに供給さ
れ、さらに信号Ｓ１１N がＤ−ＦＦ２２のクロック端子
Ｃ及びセレクタ３１の逆相クロック端子ＣN に供給され
る。In the discrimination circuit of FIG. 1, when the synchronizing signal CIN and the signal to be discriminated DIN are input, the synchronizing signal CIN is inputted.
Is divided by ½ by the T-FF11, the ½ divided signal S11 is output from the output terminal Q of the T-FF11, and the opposite phase divided by ½ signal is output from the opposite phase output terminal Q N. S1
1 N is output. The signal S11 is supplied to the clock terminal C of the D-FF 21 and the clock terminal C of the selector 31, and the signal S11 N is further supplied to the clock terminal C of the D-FF 22 and the negative phase clock terminal C N of the selector 31.
【００１６】入力された被識別信号ＤＩＮは、入力バッ
ファ１２で増幅され、その増幅された信号Ｓ１２がＤ−
ＦＦ２１，２２の各入力端子Ｄに送られる。Ｄ−ＦＦ２
１，２２では、信号Ｓ１１，Ｓ１１N により駆動され、
入力バッファ１２から出力された信号Ｓ１２を１ビット
おきに識別し、その識別後の信号Ｓ２１，Ｓ２２を各出
力端子Ｑから出力してセレクタ３１の入力端子ＩＮ１，
ＩＮ２へ供給する。The input identification signal DIN is amplified by the input buffer 12, and the amplified signal S12 is D-.
It is sent to each input terminal D of the FFs 21 and 22. D-FF2
1 and 22, driven by the signals S11 and S11 N ,
The signal S12 output from the input buffer 12 is identified every other bit, and the identified signals S21 and S22 are output from the output terminals Q to input the input terminals IN1 and IN1 of the selector 31.
Supply to IN2.
【００１７】セレクタ３１は、信号Ｓ１１，Ｓ１１N に
より駆動され、Ｄ−ＦＦ２１，２２から出力された識別
後の信号Ｓ２１，Ｓ２２を多重化し、その多重化後の信
号Ｓ３１を出力端子Ｑから出力してＤ−ＦＦ３２の入力
端子Ｄへ送る。Ｄ−ＦＦ３２は、同期信号ＣＩＮにより
駆動され、多重化後の信号Ｓ３１を該同期信号ＣＩＮに
同期した信号Ｓ３２として出力端子Ｑから出力する。こ
の出力信号Ｓ３２は、出力バッファ３３で増幅され、識
別信号ＤＯＵＴとして出力される。The selector 31 is driven by the signals S11 and S11 N , multiplexes the signals S21 and S22 after identification outputted from the D-FFs 21 and 22, and outputs the signal S31 after the multiplexing from the output terminal Q. To the input terminal D of the D-FF 32. The D-FF 32 is driven by the synchronization signal CIN, and outputs the multiplexed signal S31 from the output terminal Q as a signal S32 synchronized with the synchronization signal CIN. The output signal S32 is amplified by the output buffer 33 and output as the identification signal DOUT.
【００１８】これらの動作を、以下、具体的に説明す
る。時刻ｔ１で同期信号ＣＩＮが“１”から“０”にな
ると、Ｔ−ＦＦ１１から出力される１／２分周信号Ｓ１
１が“１”から“０”へ、その逆相１／２分周信号Ｓ１
１N が“０”から“１”になる。このとき、入力バッフ
ァ１２の出力信号Ｓ１２は被識別信号ＤＩＮの論理レベ
ルＤ１である。そのため、Ｄ−ＦＦ２１から出力される
信号Ｓ２１は論理レベルＤ１になる。時刻ｔ２で同期信
号ＣＩＮが“１”から“０”になると、Ｔ−ＦＦ１１か
ら出力される信号Ｓ１１が“０”から“１”へ、信号Ｓ
１１N が“１”から“０”になる。このとき、入力バッ
ファ１２の出力信号Ｓ１２は被識別信号ＤＩＮの論理レ
ベルＤ２であるため、Ｄ−ＦＦ２２から出力される信号
Ｓ２２が識別信号ＤＩＮの論理レベルＤ３になる。ま
た、セレクタ３１の出力信号Ｓ３１は論理レベルＤ１に
なる。These operations will be specifically described below. When the synchronization signal CIN changes from "1" to "0" at time t1, the 1/2 frequency-divided signal S1 output from the T-FF 11 is output.
1 changes from "1" to "0", and its opposite phase divided by 1/2 signal S1
1 N changes from "0" to "1". At this time, the output signal S12 of the input buffer 12 is the logic level D1 of the identified signal DIN. Therefore, the signal S21 output from the D-FF 21 becomes the logic level D1. When the synchronization signal CIN changes from "1" to "0" at time t2, the signal S11 output from the T-FF11 changes from "0" to "1", and the signal S
11 N changes from "1" to "0". At this time, since the output signal S12 of the input buffer 12 is the logic level D2 of the identified signal DIN, the signal S22 output from the D-FF 22 becomes the logic level D3 of the identification signal DIN. Further, the output signal S31 of the selector 31 becomes the logic level D1.
【００１９】時刻ｔ３で同期信号ＣＩＮが“１”から
“０”になると、Ｔ−ＦＦ１１から出力される信号Ｓ１
１が“１”から“０”へ、信号Ｓ１１N が“０”から
“１”になる。このとき、入力バッファ１２の出力信号
Ｓ１２は被識別信号ＤＩＮの論理レベルＤ３であるた
め、Ｄ−ＦＦ２１の出力信号Ｓ２１が論理レベルＤ３に
なる。そして、セレクタ３１の出力信号Ｓ３１は論理レ
ベルＤ２になると共に、Ｄ−ＦＦ３２の出力信号Ｓ３２
が論理レベルＤ１になる。When the synchronizing signal CIN changes from "1" to "0" at time t3, the signal S1 output from the T-FF 11 is output.
1 changes from "1" to "0", and the signal S11 N changes from "0" to "1". At this time, since the output signal S12 of the input buffer 12 is the logic level D3 of the identified signal DIN, the output signal S21 of the D-FF 21 becomes the logic level D3. Then, the output signal S31 of the selector 31 becomes the logical level D2 and the output signal S32 of the D-FF 32
Becomes the logic level D1.
【００２０】時刻ｔ４で同期信号ＣＩＮが“１”から
“０”になると、Ｔ−ＦＦ１１から出力される信号Ｓ１
１が“０”から“１”へ、信号Ｓ１１N が“１”から
“０”になる。このとき、入力バッファ１２の出力信号
Ｓ１２は識別信号ＤＩＮの論理レベルＤ４であるため、
Ｄ−ＦＦ２２の出力信号Ｓ２２が論理レベルＤ４にな
り、セレクタ３１の出力信号Ｓ３１が論理レベルＤ３に
なる。そして、Ｄ−ＦＦ３２の出力信号Ｓ３２は論理レ
ベルＤ２になる。従って、同期信号ＣＩＮに同期して出
力バッファ３３から、振幅及びパルス幅の一定な識別信
号ＤＯＵＴが出力される。When the synchronizing signal CIN changes from "1" to "0" at time t4, the signal S1 output from the T-FF 11 is output.
1 changes from "0" to "1", and the signal S11 N changes from "1" to "0". At this time, since the output signal S12 of the input buffer 12 is the logic level D4 of the identification signal DIN,
The output signal S22 of the D-FF 22 becomes the logic level D4, and the output signal S31 of the selector 31 becomes the logic level D3. Then, the output signal S32 of the D-FF 32 becomes the logic level D2. Therefore, in synchronization with the synchronization signal CIN, the output buffer 33 outputs the identification signal DOUT having a constant amplitude and pulse width.
【００２１】以上のように、本実施例では、次のような
利点を有している。Ｄ−ＦＦ２１と２２は、従来の識別
回路の１／２のクロック周波数で駆動されるため、高速
化を図るために同期信号ＣＩＮの周波数がＤ−ＦＦの最
大動作周波数に等しくても、該Ｄ−ＦＦ２１，２２が的
確に動作する。そのため、Ｄ−ＦＦ２１，２２は、動作
可能な最小データ振幅、及び最小データパルス幅が小さ
くて済む。Ｔ−ＦＦ１１は、Ｄ−ＦＦの最大動作周波数
で動作可能である。また、Ｄ−ＦＦ３２は、Ｄ−ＦＦ２
１，２２から入力される信号Ｓ２１，Ｓ２２の振幅及び
パルス幅共に一定になり、従来の識別回路のＤ−ＦＦよ
りも、より最大動作周波数に近い周波数での動作が可能
である。従って、従来の識別回路よりも高い周波数の同
期信号ＣＩＮで、精度よく動作する。As described above, this embodiment has the following advantages. Since the D-FFs 21 and 22 are driven at a clock frequency which is ½ of that of the conventional identification circuit, even if the frequency of the synchronization signal CIN is equal to the maximum operating frequency of the D-FF, the D-FFs 21 and 22 are driven by the clock frequency. -FF21,22 operates exactly. Therefore, the D-FFs 21 and 22 can have a small operable minimum data amplitude and a minimum data pulse width. The T-FF 11 can operate at the maximum operating frequency of the D-FF. Further, the D-FF 32 is the D-FF 2
Both the amplitudes and pulse widths of the signals S21 and S22 input from 1 and 22 are constant, and it is possible to operate at a frequency closer to the maximum operating frequency than the D-FF of the conventional identification circuit. Therefore, the synchronization signal CIN having a higher frequency than that of the conventional identification circuit operates with high accuracy.
【００２２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図１のＴ−ＦＦ１１では、同期信号ＣＩＮを１／
２分周しているが、それを他の分周数に変更し、それに
応じてＤ−ＦＦ２１，２２の数や、セレクタ３１の入力
数を変更してもよい。また、Ｔ−ＦＦ１１は、他の構成
の分周手段で構成してもよい。 （ｂ）図１のＤ−ＦＦ２１，２２，３２及びＴ−ＦＦ１
１は、クロック入力信号の立下がり時点に同期して信号
を出力するようにしているが、該クロック入力信号の立
上がり時点で同期して信号を出力するような回路構成に
変形してもよい。The present invention is not limited to the above embodiment,
Various modifications are possible. Examples of such modifications include the following. (A) In the T-FF 11 of FIG. 1, the sync signal CIN is 1 /
Although it is divided by two, it may be changed to another division number and the number of D-FFs 21 and 22 or the number of inputs of the selector 31 may be changed accordingly. Moreover, the T-FF 11 may be configured by a frequency dividing unit having another configuration. (B) D-FF 21, 22, 32 and T-FF 1 of FIG.
1 outputs the signal in synchronization with the falling edge of the clock input signal, but may be modified into a circuit configuration in which the signal is output in synchronization with the rising edge of the clock input signal.
【００２３】[0023]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、分周手段で同期信号を複数の分周信号に分周
し、その分周信号によって識別手段及びセレクタを駆動
するようにしたので、識別手段を構成するＤ−ＦＦは従
来の識別回路の数分の１のクロック周波数で駆動され
る。そのため、同期信号の周波数を高くしても、該Ｄ−
ＦＦが的確に動作する。さらに、識別手段で識別された
信号をセレクタで多重化した後、同期手段へ与えるよう
にしているので、該同期手段に入力されるデータ信号の
振幅及びパルス幅共に一定になる。そのため、同期手段
を構成するＤ−ＦＦは、従来の識別回路のＤ−ＦＦより
も、より最大動作周波数に近い周波数での動作が可能に
なる。従って、従来の識別回路よりも、高い周波数の同
期信号で、精度よく動作する。As described in detail above, according to the first aspect of the invention, the frequency dividing means divides the synchronizing signal into a plurality of frequency dividing signals, and the frequency dividing signals drive the identifying means and the selector. As a result, the D-FF constituting the identification means is driven at a clock frequency which is a fraction of that of the conventional identification circuit. Therefore, even if the frequency of the synchronization signal is increased, the D-
The FF operates properly. Further, since the signal identified by the identifying means is multiplexed by the selector and then applied to the synchronizing means, both the amplitude and the pulse width of the data signal input to the synchronizing means become constant. Therefore, the D-FF that constitutes the synchronization means can operate at a frequency closer to the maximum operating frequency than the D-FF of the conventional identification circuit. Therefore, it operates more accurately with a synchronizing signal of a higher frequency than the conventional identification circuit.
【００２４】第２の発明によれば、同期信号を分周手段
で１／２分周し、その分周信号によって識別手段及びセ
レクタを駆動するようにしたので、該識別手段を構成す
る２つのＤ−ＦＦは、従来の識別回路の１／２のクロッ
ク周波数で駆動される。そのため、同期信号の周波数を
Ｄ−ＦＦの最大動作周波数に等しくても、その２つのＤ
−ＦＦに対して該Ｄ−ＦＦが動作可能な最小データ振幅
及び最小データパルス幅が小さくて済み、高速動作が可
能となる。分周手段を構成するＴ−ＦＦは、Ｄ−ＦＦの
最大動作周波数で動作することが可能であるため、より
高い周波数の同期信号で、精度よく識別動作を行わせる
ことができる。According to the second invention, the synchronizing signal is frequency-divided by the frequency dividing means and the frequency dividing signal drives the identifying means and the selector. The D-FF is driven at a clock frequency that is half that of the conventional identification circuit. Therefore, even if the frequency of the synchronization signal is equal to the maximum operating frequency of the D-FF, the two D
Since the minimum data amplitude and the minimum data pulse width at which the D-FF can operate are smaller than that of the -FF, high speed operation becomes possible. Since the T-FF that constitutes the frequency dividing means can operate at the maximum operating frequency of the D-FF, it is possible to accurately perform the identifying operation with the synchronization signal of a higher frequency.
【図１】本発明の実施例を示す識別回路の構成ブロック
図である。FIG. 1 is a configuration block diagram of an identification circuit showing an embodiment of the present invention.
【図２】従来の識別回路の構成ブロック図である。FIG. 2 is a configuration block diagram of a conventional identification circuit.
【図３】図２の動作を示すタイミングチャートである。FIG. 3 is a timing chart showing the operation of FIG.
【図４】図１の動作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation of FIG.
１１ Ｔ−ＦＦ（分周手段） ２０ 識別手段 ２１，２２ Ｄ−ＦＦ ３１ セレクタ ３２ Ｄ−ＦＦ（同期手段） ＣＩＮ 同期信号 ＤＩＮ 被識別信号 ＤＯＵＴ 識別信号 11 T-FF (dividing means) 20 discriminating means 21, 22 D-FF 31 selector 32 D-FF (synchronizing means) CIN synchronizing signal DIN discriminating signal DOUT discriminating signal
Claims (2)
一定でない被識別信号を識別して振幅及びパルス幅の一
定な識別信号を出力する識別回路において、 前記同期信号を複数の分周信号に分周する分周手段と、 前記分周信号により駆動される複数の遅延型フリップフ
ロップによって前記被識別信号を１ビットおきに識別す
る識別手段と、 前記分周信号により駆動され、前記識別手段による識別
後の信号を多重化して出力するセレクタと、 前記同期信号により駆動される遅延型フリップフロップ
によって前記セレクタの出力を前記同期信号に同期した
前記識別信号として出力する同期手段とを、 備えたことを特徴とする識別回路。1. A discriminating circuit for discriminating a signal to be discriminated whose amplitude and pulse width are not constant based on a synchronizing signal and outputting a discriminating signal whose amplitude and pulse width are constant, wherein the synchronizing signal is divided into a plurality of frequency division signals. Frequency dividing means for dividing, identifying means for identifying the identified signal every other bit by a plurality of delay type flip-flops driven by the divided signal, and driven by the divided signal, by the identifying means A selector that multiplexes and outputs the signal after identification, and a synchronization unit that outputs the output of the selector as the identification signal in synchronization with the synchronization signal by a delay flip-flop driven by the synchronization signal. Identification circuit characterized by.
分周信号とその逆相１／２分周信号を出力するトグル型
フリップフロップで構成し、 前記識別手段は、前記１／２分周信号とその逆相１／２
分周信号により駆動される２つの遅延型フリップフロッ
プで構成し、 前記セレクタは、前記１／２分周信号とその逆相１／２
分周信号により駆動される２入力１出力構成にしたこと
を特徴とする識別回路。2. The identification circuit according to claim 1, wherein the frequency dividing means divides the synchronization signal by half to divide it by half.
The frequency division signal and a reverse phase 1/2 frequency division signal thereof are configured by a toggle type flip-flop, and the identification means has the 1/2 frequency division signal and its reverse phase 1/2.
It is composed of two delay-type flip-flops driven by a frequency-divided signal, and the selector is constituted by the 1/2 frequency-divided signal and its opposite phase 1/2.
An identification circuit having a 2-input 1-output configuration driven by a frequency-divided signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892A JPH05183400A (en) | 1992-01-06 | 1992-01-06 | Identification circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892A JPH05183400A (en) | 1992-01-06 | 1992-01-06 | Identification circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183400A true JPH05183400A (en) | 1993-07-23 |
Family
ID=11465670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13892A Pending JPH05183400A (en) | 1992-01-06 | 1992-01-06 | Identification circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183400A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604327A (en) * | 1983-06-22 | 1985-01-10 | Sony Tektronix Corp | Digital pattern generator |
-
1992
- 1992-01-06 JP JP13892A patent/JPH05183400A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604327A (en) * | 1983-06-22 | 1985-01-10 | Sony Tektronix Corp | Digital pattern generator |
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