JPH05183390A - 高速デジタルフィルタリング方法及び該方法を実施するための装置 - Google Patents
高速デジタルフィルタリング方法及び該方法を実施するための装置Info
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- JPH05183390A JPH05183390A JP4145528A JP14552892A JPH05183390A JP H05183390 A JPH05183390 A JP H05183390A JP 4145528 A JP4145528 A JP 4145528A JP 14552892 A JP14552892 A JP 14552892A JP H05183390 A JPH05183390 A JP H05183390A
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- H03H17/00—Networks using digital techniques
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Abstract
(57)【要約】 （修正有）
【目的】内部冗長を配慮し、宇宙空間用に適性化した高
速デイジタルフィルタリング法の提供。 【構成】ＡＳＩＣ回路２２に予処理ブロック２０と重み
付け一累算ブロック２１を含み、Ｎ個の入力サンプルＸ
ｉに対してＮ個の係数ｋｉで重み付けして、各出力サン
プルを得るもので、各係数ｋｉは一組の座標［ｋｉ＝
（ａｉ，ｂｉ，ｃｉ……）］に分解され、各座標は係数
ｋｉのＰビットに対応して、係数ｋｉの数がＮで１２ビ
ットでコードされる場合にはＮｘ１２／ｐの座標が得ら
れ、これらの座標は０から２Ｐ−１迄の範囲の総ての値
をとり得る。即ち、総ての積に共通の予処理ブロック２
０にＮ個の重み付け−累算ブロック２１が続いて、予処
理ブロック２０の１２／ｐ個の出力の総和と先行ブロッ
ク２１の結果との累算が出力されることになる。
速デイジタルフィルタリング法の提供。 【構成】ＡＳＩＣ回路２２に予処理ブロック２０と重み
付け一累算ブロック２１を含み、Ｎ個の入力サンプルＸ
ｉに対してＮ個の係数ｋｉで重み付けして、各出力サン
プルを得るもので、各係数ｋｉは一組の座標［ｋｉ＝
（ａｉ，ｂｉ，ｃｉ……）］に分解され、各座標は係数
ｋｉのＰビットに対応して、係数ｋｉの数がＮで１２ビ
ットでコードされる場合にはＮｘ１２／ｐの座標が得ら
れ、これらの座標は０から２Ｐ−１迄の範囲の総ての値
をとり得る。即ち、総ての積に共通の予処理ブロック２
０にＮ個の重み付け−累算ブロック２１が続いて、予処
理ブロック２０の１２／ｐ個の出力の総和と先行ブロッ
ク２１の結果との累算が出力されることになる。
Description
【０００１】
【産業上の利用分野】本発明は、高速デジタルフィルタ
リング法と該方法を実施するための装置とに関する。
リング法と該方法を実施するための装置とに関する。
【０００２】
【従来の技術】本発明の目的は、高性能のフィルタリン
グ特性をもって、数メガヘルツ（例えば６ＭＨｚ）の入
力帯域幅で、注文に応じて設計される回路、例えば「Ａ
ＳＩＣ（Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒｅ ａ Ａｐｐ
ｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｑｕｅ、特殊用途をも
つ集積回路）」型の回路におけるレイアウトに適応す
る、パラメータ化可能な（ｐａｒａｍｅｔｒａｂｌｅ）
モジュラデジタルフィルタリング装置を提供することに
ある。この装置は、種類（低域、高域、帯域、帯域カッ
ト（ｃｏｕｐｅ−ｂａｎｄｅ）又は多帯域（ｍｕｌｔｉ
−ｂａｎｄｅｓ））、通過周波数帯、遷移帯域（ｂａｎ
ｄｅ ｄｅ ｔｒａｎｓｉｔｉｏｎ）及び中心周波数を
プログラムできるものでなければならない。この装置は
また、特に信頼性、消費の最適化、大きさ、放射線に対
する感度に関して、宇宙空間分野の要件を満たすもので
なければならない。
グ特性をもって、数メガヘルツ（例えば６ＭＨｚ）の入
力帯域幅で、注文に応じて設計される回路、例えば「Ａ
ＳＩＣ（Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒｅ ａ Ａｐｐ
ｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｑｕｅ、特殊用途をも
つ集積回路）」型の回路におけるレイアウトに適応す
る、パラメータ化可能な（ｐａｒａｍｅｔｒａｂｌｅ）
モジュラデジタルフィルタリング装置を提供することに
ある。この装置は、種類（低域、高域、帯域、帯域カッ
ト（ｃｏｕｐｅ−ｂａｎｄｅ）又は多帯域（ｍｕｌｔｉ
−ｂａｎｄｅｓ））、通過周波数帯、遷移帯域（ｂａｎ
ｄｅ ｄｅ ｔｒａｎｓｉｔｉｏｎ）及び中心周波数を
プログラムできるものでなければならない。この装置は
また、特に信頼性、消費の最適化、大きさ、放射線に対
する感度に関して、宇宙空間分野の要件を満たすもので
なければならない。
【０００３】
【発明が解決しようとする課題】この種の装置の製造に
は２つの方法が考えられる。
は２つの方法が考えられる。
【０００４】１つは、基本単位フィルタのアセンブリを
使用する方法であり、入力帯域（ｂａｎｄｅ ｄ’ｅｎ
ｔｒｅｅ）を複数の基本単位サブバンドに分解し、製造
すべきフィルタの帯域に属するサブバンドだけを組合わ
せ、次いでこれらのサブバンドを分離する基本単位フィ
ルタをセットする。プログラマビリティは、組合わせる
べきサブバンドの選択によって確保される。これらの基
本単位フィルタは、ゲージ（ｇａｂａｒｉｔ）及び安定
性に関する条件がかなり厳しい。レイアウトは２つ考え
られる。１つは「ＯＡＳ（Ｏｎｄｅｓ ａｃｏｕｓｔｉ
ｑｕｅｓ ｄｅｓｕｒｆａｃｅ、表面音波）」型フィル
タを使用するものであり、もう１つはデジタルフィルタ
を使用するものである。しかしながら、このような「フ
ィルタアセンブリ（ｂａｎｃ ｄｅ ｆｉｌｔｒｅ
ｓ）」型アーキテクチャは、特定の用途でしか完全な満
足を与えない。なぜなら、この方法で製造したフィルタ
の周波数及び帯域のプログラミングは、サブバンドの幅
に等しいピッチ（ｐａｓ）でしか行えないからである。
また、基本単位フィルタの製造には細心の注意を払わな
ければならない。これらの基本単位フィルタの周波数安
定性及びゲージは、最終的組合わせを最良の条件で行え
るように、サブバンドの境界で振幅及び位相の連続性を
確保するようなものでなければならないからである。更
に、周波数分解能は基本単位フィルタの数によって制限
される。
使用する方法であり、入力帯域（ｂａｎｄｅ ｄ’ｅｎ
ｔｒｅｅ）を複数の基本単位サブバンドに分解し、製造
すべきフィルタの帯域に属するサブバンドだけを組合わ
せ、次いでこれらのサブバンドを分離する基本単位フィ
ルタをセットする。プログラマビリティは、組合わせる
べきサブバンドの選択によって確保される。これらの基
本単位フィルタは、ゲージ（ｇａｂａｒｉｔ）及び安定
性に関する条件がかなり厳しい。レイアウトは２つ考え
られる。１つは「ＯＡＳ（Ｏｎｄｅｓ ａｃｏｕｓｔｉ
ｑｕｅｓ ｄｅｓｕｒｆａｃｅ、表面音波）」型フィル
タを使用するものであり、もう１つはデジタルフィルタ
を使用するものである。しかしながら、このような「フ
ィルタアセンブリ（ｂａｎｃ ｄｅ ｆｉｌｔｒｅ
ｓ）」型アーキテクチャは、特定の用途でしか完全な満
足を与えない。なぜなら、この方法で製造したフィルタ
の周波数及び帯域のプログラミングは、サブバンドの幅
に等しいピッチ（ｐａｓ）でしか行えないからである。
また、基本単位フィルタの製造には細心の注意を払わな
ければならない。これらの基本単位フィルタの周波数安
定性及びゲージは、最終的組合わせを最良の条件で行え
るように、サブバンドの境界で振幅及び位相の連続性を
確保するようなものでなければならないからである。更
に、周波数分解能は基本単位フィルタの数によって制限
される。
【０００５】もう１つは、ゲージがプログラム可能なフ
ィルタを使用する方法である。この種のプログラム可能
フィルタには２つの主要タイプが存在する。容量切替え
フィルタ（ｆｉｌｔｒｅｓ ａ ｃａｐａｃｉｔｅｓ
ｃｏｍｍｕｔｅｅｓ）及びデジタルフィルタである。ど
ちらのタイプでも、この種のフィルタは市販のＶＬＳＩ
（Ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａ
ｔｉｏｎ）コンポーネントを用いて製造できる。容量切
替えフィルタは、周波数が数十キロヘルツ以下の信号し
か処理できない。可変ゲージデジタルフィルタについて
は、市販のＶＬＳＩ型コンポーネントが所期の周波数範
囲の限界にある。また、これらのフィルタは汎用である
ため、大部分の用途で寸法が過大である。これは、特に
処理されるデジタルワードのサイズに関しては、宇宙空
間での使用に有害な過大消費コストにつながる。このよ
うなＶＬＳＩ型デジタルフィルタは、総合的信頼性が臨
界的である複雑な機能を果たす乗算器−累算器を多数集
積する。このアーキテクチャは内部冗長を配慮していな
いため、フィルタの総合的消費を劣化させることになる
補助コンポーネントを加えることによって信頼性の結果
を改善しなければならない。また、各新型コンポーネン
トを宇宙空間用途に対して個別に適性化（ｑｕａｌｉｆ
ｉｃａｔｉｏｎ）する必要がある。
ィルタを使用する方法である。この種のプログラム可能
フィルタには２つの主要タイプが存在する。容量切替え
フィルタ（ｆｉｌｔｒｅｓ ａ ｃａｐａｃｉｔｅｓ
ｃｏｍｍｕｔｅｅｓ）及びデジタルフィルタである。ど
ちらのタイプでも、この種のフィルタは市販のＶＬＳＩ
（Ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａ
ｔｉｏｎ）コンポーネントを用いて製造できる。容量切
替えフィルタは、周波数が数十キロヘルツ以下の信号し
か処理できない。可変ゲージデジタルフィルタについて
は、市販のＶＬＳＩ型コンポーネントが所期の周波数範
囲の限界にある。また、これらのフィルタは汎用である
ため、大部分の用途で寸法が過大である。これは、特に
処理されるデジタルワードのサイズに関しては、宇宙空
間での使用に有害な過大消費コストにつながる。このよ
うなＶＬＳＩ型デジタルフィルタは、総合的信頼性が臨
界的である複雑な機能を果たす乗算器−累算器を多数集
積する。このアーキテクチャは内部冗長を配慮していな
いため、フィルタの総合的消費を劣化させることになる
補助コンポーネントを加えることによって信頼性の結果
を改善しなければならない。また、各新型コンポーネン
トを宇宙空間用途に対して個別に適性化（ｑｕａｌｉｆ
ｉｃａｔｉｏｎ）する必要がある。
【０００６】
【課題を解決するための手段】公知のコンポーネントに
は前述の問題を解決できるものがないため、本発明は、
前述の欠点を解消する方法を提案する。即ち本発明は、
Ｎ個の係数ｋｉでＮ個の入力サンプルに重みを付けるこ
とによって各出力サンプルを得、各係数ｋｉをｋｉ＝
（ａｉ，ｂｉ，ｃｉ，ｄｉ，．．．）のように一組の座
標に分解し、但し各座標はこの係数ｋｉのｐビットに対
応するものであり、総ての係数に共通の予処理を各入力
サンプルｘｉについて実行し、累算−重み付けを各係数
毎に予処理の結果送出される信号について実行すること
を特徴とする高速フィルタリング法を提供する。
は前述の問題を解決できるものがないため、本発明は、
前述の欠点を解消する方法を提案する。即ち本発明は、
Ｎ個の係数ｋｉでＮ個の入力サンプルに重みを付けるこ
とによって各出力サンプルを得、各係数ｋｉをｋｉ＝
（ａｉ，ｂｉ，ｃｉ，ｄｉ，．．．）のように一組の座
標に分解し、但し各座標はこの係数ｋｉのｐビットに対
応するものであり、総ての係数に共通の予処理を各入力
サンプルｘｉについて実行し、累算−重み付けを各係数
毎に予処理の結果送出される信号について実行すること
を特徴とする高速フィルタリング法を提供する。
【０００７】本発明は、この方法を実施するためのフィ
ルタリング装置も提供する。この装置は、入力信号ｘｉ
と０から２p−１までの整数との２p個の積を系統的に計
算する共通予処理ブロックと、直列に接続されたＮ個の
重み付け−累算ブロックとを含むことを特徴とする。各
重み付け−累算ブロックは、予処理ブロックの複数の出
力の和を計算し（これらの出力は係数の座標の値に応じ
て選択され、各出力は求和の前にｐビットだけシフトさ
れる）、これと先行係数の重み付きの和との累算を出す
（累算）。
ルタリング装置も提供する。この装置は、入力信号ｘｉ
と０から２p−１までの整数との２p個の積を系統的に計
算する共通予処理ブロックと、直列に接続されたＮ個の
重み付け−累算ブロックとを含むことを特徴とする。各
重み付け−累算ブロックは、予処理ブロックの複数の出
力の和を計算し（これらの出力は係数の座標の値に応じ
て選択され、各出力は求和の前にｐビットだけシフトさ
れる）、これと先行係数の重み付きの和との累算を出す
（累算）。
【０００８】この装置は、有利な実施例では、１つ又は
複数の同じＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅ
ｃｉｆｉｃ Ｉｎｔｅｇｒａｔｉｏｎ Ｃｉｒｃｕｉ
ｔ）型回路を含む。
複数の同じＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅ
ｃｉｆｉｃ Ｉｎｔｅｇｒａｔｉｏｎ Ｃｉｒｃｕｉ
ｔ）型回路を含む。
【０００９】この種の装置は多くの利点を有する。その
主なものを下に挙げる。
主なものを下に挙げる。
【００１０】− 機能速度：パイプライン構造を使用す
ると、市販されている既存のコンポーネントより速い機
能速度が得られる。
ると、市販されている既存のコンポーネントより速い機
能速度が得られる。
【００１１】− シリコンサイズの最適化：このアーキ
テクチャはユーザの必要に応じてＡＳＩＣ型のレイアウ
トに適応させることができるため、消費及び占有空間を
最適化することができる。ＡＳＩＣ型回路の大きさは所
望の機能を得るためにぎりぎり必要な程度まで縮小され
る。また、フィルタの波動特性、減衰特性及び遷移の急
峻さ（ｒａｉｄｅｕｒ ｄｅ ｔｒａｎｓｉｔｉｏｎ
ｓ）を保持しながら種々のフィルタリング帯域を得るた
めに同じ量のシリコンが同じ効果で使用される。
テクチャはユーザの必要に応じてＡＳＩＣ型のレイアウ
トに適応させることができるため、消費及び占有空間を
最適化することができる。ＡＳＩＣ型回路の大きさは所
望の機能を得るためにぎりぎり必要な程度まで縮小され
る。また、フィルタの波動特性、減衰特性及び遷移の急
峻さ（ｒａｉｄｅｕｒ ｄｅ ｔｒａｎｓｉｔｉｏｎ
ｓ）を保持しながら種々のフィルタリング帯域を得るた
めに同じ量のシリコンが同じ効果で使用される。
【００１２】− 同一該念の再使用及び必要への適応
性：本明細書で提案するアーキテクチャをＡＳＩＣ型に
レイアウトすると、技術の選択をユーザの必要に適応さ
せることができる。例えば、最高フィルタリング帯域を
上げるためにはバイポーラ技術が選択され、宇宙空間用
途のためには放射線に対して「強化された（ｄｕｒｃｉ
ｅ）」技術が選択され、低消費のためにはＣＭＯＳ技術
が選択される。
性：本明細書で提案するアーキテクチャをＡＳＩＣ型に
レイアウトすると、技術の選択をユーザの必要に適応さ
せることができる。例えば、最高フィルタリング帯域を
上げるためにはバイポーラ技術が選択され、宇宙空間用
途のためには放射線に対して「強化された（ｄｕｒｃｉ
ｅ）」技術が選択され、低消費のためにはＣＭＯＳ技術
が選択される。
【００１３】− フィルタの周波数性能を改善して技術
の発達に沿うことができること。
の発達に沿うことができること。
【００１４】− 複数の同じＡＳＩＣ型回路を用いるモ
ジュラ構造。このような構造にすると、補足的フィルタ
リングセルを加えることによって総合的信頼性を改善す
ることができる。総てのＡＳＩＣ回路が再プログラム可
能であり且つ同一であるため、フィルタリング装置のプ
ログラミングをシフトし且つ冗長回路の１つを使用する
ことによってＡＳＩＣ回路のうち任意のもの取り替える
ことができる。このような構造にすると更に、単一のＡ
ＳＩＣ回路の発展によりコストを削減することもでき
る。
ジュラ構造。このような構造にすると、補足的フィルタ
リングセルを加えることによって総合的信頼性を改善す
ることができる。総てのＡＳＩＣ回路が再プログラム可
能であり且つ同一であるため、フィルタリング装置のプ
ログラミングをシフトし且つ冗長回路の１つを使用する
ことによってＡＳＩＣ回路のうち任意のもの取り替える
ことができる。このような構造にすると更に、単一のＡ
ＳＩＣ回路の発展によりコストを削減することもでき
る。
【００１５】− 宇宙空間用途への適性：このフィルタ
を宇宙空間分野で使用する際はＡＳＩＣ技術の適性が使
用されるため、デジタルフィルタに特有の市販のコンポ
ーネントの適性以外の用途が見込める。
を宇宙空間分野で使用する際はＡＳＩＣ技術の適性が使
用されるため、デジタルフィルタに特有の市販のコンポ
ーネントの適性以外の用途が見込める。
【００１６】
【実施例】本発明の特徴及び利点は、添付図面に基づく
以下の非限定的実施例の説明でより明らかにされよう。
以下の非限定的実施例の説明でより明らかにされよう。
【００１７】本発明のフィルタリング装置は、図１に示
すようなＲＩＦ（ａ Ｒｅｐｏｎｓｅ Ｉｍｐｕｌｓｉ
ｏｎｎｅｌｌｅ Ｆｉｎｉｅ、有限インパルス応答）デ
ジタルフィルタのタイプの装置である。このＲＩＦデジ
タルフィルタでは各出力サンプルｓｎが、クロックＨに
よって同期されるフリップフロップ１０を用いて、フィ
ルタを規定する一組のＮ個の係数ｋｉで最後のＮ個の入
力サンプルｘｉに重みを付けることによって得られる。
これは下記の式
すようなＲＩＦ（ａ Ｒｅｐｏｎｓｅ Ｉｍｐｕｌｓｉ
ｏｎｎｅｌｌｅ Ｆｉｎｉｅ、有限インパルス応答）デ
ジタルフィルタのタイプの装置である。このＲＩＦデジ
タルフィルタでは各出力サンプルｓｎが、クロックＨに
よって同期されるフリップフロップ１０を用いて、フィ
ルタを規定する一組のＮ個の係数ｋｉで最後のＮ個の入
力サンプルｘｉに重みを付けることによって得られる。
これは下記の式
【００１８】
【数１】
【００１９】で示される。この処理アルゴリズムに適応
するレイアウト構造は、「トランスポーズド・ストラク
チャ（ｓｔｒｕｃｔｕｒｅ ｔｒａｎｓｐｏｓｅｅ）」
と称する。Ｎ個の入力サンプルの記憶は重み付け後に行
われる。
するレイアウト構造は、「トランスポーズド・ストラク
チャ（ｓｔｒｕｃｔｕｒｅ ｔｒａｎｓｐｏｓｅｅ）」
と称する。Ｎ個の入力サンプルの記憶は重み付け後に行
われる。
【００２０】従って、ＡＳＩＣ型回路を使用するために
は、半導体製造業者のライブラリの種々の可能性を使用
し且つ該回路のゲート数を最少限に抑えて、フィルタリ
ングアルゴリズムをレイアウトしなければならない。こ
の考え方では、乗算が処理から除去され且つ簡単な基本
的演算に分解される。実際、いずれの半導体製造業者に
も乗算機能は存在せず、又はワードサイズが必要性に適
合してはいない。この分解は更に、種々の積に共通の特
定の基本的演算の再使用を可能にする（ゲート数の減
少）。
は、半導体製造業者のライブラリの種々の可能性を使用
し且つ該回路のゲート数を最少限に抑えて、フィルタリ
ングアルゴリズムをレイアウトしなければならない。こ
の考え方では、乗算が処理から除去され且つ簡単な基本
的演算に分解される。実際、いずれの半導体製造業者に
も乗算機能は存在せず、又はワードサイズが必要性に適
合してはいない。この分解は更に、種々の積に共通の特
定の基本的演算の再使用を可能にする（ゲート数の減
少）。
【００２１】係数ｋｉによる乗算の分解の原理は、各係
数を一組の座標ｋｉ＝（ａｉ，ｂｉ，ｃｉ，ｄ
ｉ，．．．）に分解することにある。各座標は係数ｋｉ
のｐビットに対応する。例えば、フィルタリング装置を
形成するために１２ビットでコードされる係数ｋｉには
１２／ｐの座標が対応する。従って、係数の数がＮであ
れば、Ｎｘ１２／ｐの座標が得られる。これらの座標は
０から２p−１までの範囲の総ての値をとり得る。
数を一組の座標ｋｉ＝（ａｉ，ｂｉ，ｃｉ，ｄ
ｉ，．．．）に分解することにある。各座標は係数ｋｉ
のｐビットに対応する。例えば、フィルタリング装置を
形成するために１２ビットでコードされる係数ｋｉには
１２／ｐの座標が対応する。従って、係数の数がＮであ
れば、Ｎｘ１２／ｐの座標が得られる。これらの座標は
０から２p−１までの範囲の総ての値をとり得る。
【００２２】図２に示すような本発明の装置では、予処
理２０が各ＡＳＩＣ回路２２で各サンプルｘｎについて
実行される。これは、入力信号ｘｎと０から２p−１ま
での整数との２p個の積を系統的に計算することからな
る。
理２０が各ＡＳＩＣ回路２２で各サンプルｘｎについて
実行される。これは、入力信号ｘｎと０から２p−１ま
での整数との２p個の積を系統的に計算することからな
る。
【００２３】実際には、ｐを３又は４に限定する。この
ようにすると計算した積がほぼ確実にＮｘ１２／ｐ個の
座標の１つによって使用される（２p≪１２．Ｎ／
ｐ）。
ようにすると計算した積がほぼ確実にＮｘ１２／ｐ個の
座標の１つによって使用される（２p≪１２．Ｎ／
ｐ）。
【００２４】２p個の基本的積の計算は、ｐの値が小さ
い場合には、入力サンプルの二進表示に関するシフト及
び加算によって容易に行われる。これらの積の一連の計
算は、これらの積の再使用を最適化する計算ツリー（ａ
ｒｂｒｅ ｄｅ ｃａｌｃｕｌｓ）によって設定される
（シフト−加算）。
い場合には、入力サンプルの二進表示に関するシフト及
び加算によって容易に行われる。これらの積の一連の計
算は、これらの積の再使用を最適化する計算ツリー（ａ
ｒｂｒｅ ｄｅ ｃａｌｃｕｌｓ）によって設定される
（シフト−加算）。
【００２５】従って、総ての積に共通の予処理ブロック
２０の後には、Ｎ個の重み付け−累算ブロック２１が続
く。各ブロック２１は単に、予処理ブロック２０の１２
／ｐ個の出力の総和を計算し、次いでこれと先行ブロッ
ク２１の結果との累算を出す。これらの出力は、当該係
数の座標の値に応じて選択される。各出力は、求和前
に、先行出力に対してｐビットシフトされる。
２０の後には、Ｎ個の重み付け−累算ブロック２１が続
く。各ブロック２１は単に、予処理ブロック２０の１２
／ｐ個の出力の総和を計算し、次いでこれと先行ブロッ
ク２１の結果との累算を出す。これらの出力は、当該係
数の座標の値に応じて選択される。各出力は、求和前
に、先行出力に対してｐビットシフトされる。
【００２６】本発明の装置のプログラミングは、遠隔制
御信号の送出時に、新しい座標値をＡＳＩＣ回路にロー
ドすることによって、ブロック２０の出力の選択を補正
する。予処理ブロックの出力の使用数はＡＳＩＣ回路の
寸法のパラメータであり、係数のビット数に伴って増加
する。
御信号の送出時に、新しい座標値をＡＳＩＣ回路にロー
ドすることによって、ブロック２０の出力の選択を補正
する。予処理ブロックの出力の使用数はＡＳＩＣ回路の
寸法のパラメータであり、係数のビット数に伴って増加
する。
【００２７】従って本発明の装置では、単一の予処理ブ
ロック２０と可能な限りの重み付けブロック２１とをＡ
ＳＩＣ回路に集積する。ＡＳＩＣ回路が大きければ大き
いほど、予処理の有用性は高まる。これは、予処理が多
数の係数の間で分割されるからである。本発明の装置の
製造に使用されるＡＳＩＣ回路は総て同じものである。
ロック２０と可能な限りの重み付けブロック２１とをＡ
ＳＩＣ回路に集積する。ＡＳＩＣ回路が大きければ大き
いほど、予処理の有用性は高まる。これは、予処理が多
数の係数の間で分割されるからである。本発明の装置の
製造に使用されるＡＳＩＣ回路は総て同じものである。
【００２８】放射線に関する宇宙空間のストレス（ｃｏ
ｎｔｒａｉｎｔｅｓ）に十分に適合したＣＭＯＳ−ＳＯ
Ｓ技術を用いて装置を製造した。ゲート数７０００の回
路では、１２ビットでコードされる係数及び８ビットで
の入力信号で、予処理ブロック１つと、重み付け−累算
ブロック３つとを集積することができた。このアルゴリ
ズムの効果は、３つのＶＬＳＩ回路（乗算−累算を行
う）と等価のものを１つの素子に集積できることから明
らかである。
ｎｔｒａｉｎｔｅｓ）に十分に適合したＣＭＯＳ−ＳＯ
Ｓ技術を用いて装置を製造した。ゲート数７０００の回
路では、１２ビットでコードされる係数及び８ビットで
の入力信号で、予処理ブロック１つと、重み付け−累算
ブロック３つとを集積することができた。このアルゴリ
ズムの効果は、３つのＶＬＳＩ回路（乗算−累算を行
う）と等価のものを１つの素子に集積できることから明
らかである。
【００２９】同じＡＳＩＣを４０個使用すると、例えば
４００ＫＨｚ〜５．６ＭＨｚの総てのフィルタリング帯
域を、同じ波動特性（±０．３５ｄＢ）、同じ減衰特性
（４０ｄＢ）及び同じ遷移の急峻さ（２００ＫＨｚ）で
得ることができる。図３に示した曲線は、１２０個の係
数ｋｉを使用し、帯域を５．６ＭＨｚとした場合の周波
数応答に対応する。
４００ＫＨｚ〜５．６ＭＨｚの総てのフィルタリング帯
域を、同じ波動特性（±０．３５ｄＢ）、同じ減衰特性
（４０ｄＢ）及び同じ遷移の急峻さ（２００ＫＨｚ）で
得ることができる。図３に示した曲線は、１２０個の係
数ｋｉを使用し、帯域を５．６ＭＨｚとした場合の周波
数応答に対応する。
【００３０】勿論、本発明は以上説明してきた好適実施
例には限定されず、構成要素は、本発明の範囲を逸脱せ
ずに、他の同等の要素に替えることができる。
例には限定されず、構成要素は、本発明の範囲を逸脱せ
ずに、他の同等の要素に替えることができる。
【００３１】例えば、最高フィルタリング帯域がＡＳＩ
Ｃ回路の技術の選択によって制限されるため、同じ電気
図をバイポーラ技術で使用することができ、その場合は
より高い帯域を処理することができる。
Ｃ回路の技術の選択によって制限されるため、同じ電気
図をバイポーラ技術で使用することができ、その場合は
より高い帯域を処理することができる。
【００３２】また、各ＡＳＩＣ回路に出力サブサンプリ
ング動作を組み込むことができる。ＡＳＩＣ回路の集積
度を上げることもできる。その場合はアルゴリズムの効
率が改善される。なぜなら、予処理ブロックがより多数
の係数の間で分割されるからである。前述の実施例の結
果に基づけば、ゲート数６００００のＡＳＩＣ回路に８
ビットの係数を４５個組み込むことができることにな
る。
ング動作を組み込むことができる。ＡＳＩＣ回路の集積
度を上げることもできる。その場合はアルゴリズムの効
率が改善される。なぜなら、予処理ブロックがより多数
の係数の間で分割されるからである。前述の実施例の結
果に基づけば、ゲート数６００００のＡＳＩＣ回路に８
ビットの係数を４５個組み込むことができることにな
る。
【００３３】初期性能を回復するために、信頼性のある
アーキテクチャによって、欠陥セルを電子的且つ機能的
に分離することもできる。
アーキテクチャによって、欠陥セルを電子的且つ機能的
に分離することもできる。
【図１】公知のデジタルフィルタのアーキテクチャを示
す説明図である。
す説明図である。
【図２】本発明の装置の説明図である。
【図３】本発明の装置の一実施例の応答曲線を示すグラ
フである。
フである。
２０ 予処理ブロック ２１ 重み付け−累算ブロック ２２ ＡＳＩＣ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレ・マルギノー フランス国、91120・パレゾー、リユ・レ オン・ベルトー、20 (72)発明者 ジヤン−デイデイエ・ゲラール フランス国、31400・トウールーズ、リ ユ・ボナ、103
Claims (4)
- 【請求項１】Ｎ個の係数ｋｉでＮ個の入力サンプルに重
みを付けることにより各出力サンプルを得る高速フィル
タリング方法であって、各係数ｋｉを一組の座標、即ち
ｋｉ＝（ａｉ，ｂｉ，ｃｉ，ｄｉ，．．．）に分解し、
但し各座標はこの係数ｋｉのｐビットに対応するもので
あり、総ての係数に共通の予処理を各入力サンプルにつ
いて実行し、重み付け−累算を各係数毎に予処理の結果
送出される信号について実行することを特徴とする高速
フィルタリング方法。 - 【請求項２】請求項１に記載の方法を実施するためのフ
ィルタリング装置であって、入力信号と０から２p−１
までの整数との２p個の積を系統的に計算する共通予処
理ブロックと、直列に接続されたＮ個の重み付け−累算
ブロックとを含んでおり、各重み付け−累算ブロック
が、予処理ブロックの複数の出力の和を計算し（これら
の出力は係数の座標の値に応じて選択され、各出力は求
和の前にｐビットだけシフトされる）且つ先行ブロック
の出力との累算を行い、プログラマビリティが、遠隔制
御信号の送出により一組の係数を新たにロードできる可
能性によって確保されることを特徴とする装置。 - 【請求項３】注文に応じて設計される回路内にレイアウ
トされた１つ又は複数のカスケードされた同じ回路を含
んでいることを特徴とする請求項２に記載の装置。 - 【請求項４】初期性能を回復するために、信頼性のある
アーキテクチャによって、欠陥セルを電子的及び機能的
に分離できることを特徴とする請求項３に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9106936 | 1991-06-07 | ||
| FR9106936A FR2677514B1 (fr) | 1991-06-07 | 1991-06-07 | Procede de filtrage numerique haut debit et dispositif de mise en óoeuvre de ce procede. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183390A true JPH05183390A (ja) | 1993-07-23 |
Family
ID=9413597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145528A Pending JPH05183390A (ja) | 1991-06-07 | 1992-06-05 | 高速デジタルフィルタリング方法及び該方法を実施するための装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5563919A (ja) |
| EP (1) | EP0517218B1 (ja) |
| JP (1) | JPH05183390A (ja) |
| CA (1) | CA2070606C (ja) |
| DE (1) | DE69223278T2 (ja) |
| FR (1) | FR2677514B1 (ja) |
-
1991
- 1991-06-07 FR FR9106936A patent/FR2677514B1/fr not_active Expired - Fee Related
-
1992
- 1992-06-04 EP EP92109461A patent/EP0517218B1/fr not_active Expired - Lifetime
- 1992-06-04 DE DE69223278T patent/DE69223278T2/de not_active Expired - Fee Related
- 1992-06-05 CA CA002070606A patent/CA2070606C/fr not_active Expired - Fee Related
- 1992-06-05 JP JP4145528A patent/JPH05183390A/ja active Pending
-
1994
- 1994-08-09 US US08/288,191 patent/US5563919A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2070606A1 (fr) | 1992-12-08 |
| FR2677514B1 (fr) | 1997-04-11 |
| DE69223278T2 (de) | 1998-03-19 |
| FR2677514A1 (fr) | 1992-12-11 |
| EP0517218B1 (fr) | 1997-11-26 |
| DE69223278D1 (de) | 1998-01-08 |
| US5563919A (en) | 1996-10-08 |
| CA2070606C (fr) | 1995-12-05 |
| EP0517218A1 (fr) | 1992-12-09 |
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