JPH05182466A - Semiconductor device - Google Patents
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- JPH05182466A JPH05182466A JP3346335A JP34633591A JPH05182466A JP H05182466 A JPH05182466 A JP H05182466A JP 3346335 A JP3346335 A JP 3346335A JP 34633591 A JP34633591 A JP 34633591A JP H05182466 A JPH05182466 A JP H05182466A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、たとえば、半導体記
憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, for example.
【０００２】[0002]
【従来の技術】図３は従来の半導体記憶装置のライトを
行うか否かの外部入力信号（ライトイネーブル信号、以
下ＥＸ．ＷＥという）の入力バッファのインターロック
信号発生回路を示す図である。図４はデータの外部への
出力可否を制御する外部入力信号（アウトプットイネー
ブル信号、以下ＥＸ．ＯＥという）の入力バッファを示
す図、図５は出力バッファを示す図、図６はＥＸ．ＷＥ
の入力バッファの一例を示す図である。また、図７は上
記各図に示した各信号のタイムチャートを示す図であ
る。2. Description of the Related Art FIG. 3 is a diagram showing an interlock signal generation circuit of an input buffer for an external input signal (write enable signal, hereinafter referred to as EX.WE) indicating whether or not to write in a conventional semiconductor memory device. 4 is a diagram showing an input buffer of an external input signal (output enable signal, hereinafter referred to as EX.OE) that controls whether data can be output to the outside, FIG. 5 is a diagram showing an output buffer, and FIG. WE
It is a figure which shows an example of the input buffer of. FIG. 7 is a diagram showing a time chart of each signal shown in each of the above figures.
【０００３】次に図３〜図７を用いて、動作について説
明する。電源ＶDDが供給されてしばらくたった後、その
電源ＶDDが正常であることを示すパワーオンリセット信
号ＰＯＲは”Ｈ”となる。次に、半導体記憶装置のアレ
イ状の記憶セルを指定する行アドレス信号ＥＸ．ＲＡＳ
が入力されるものとする。ＲＡＳＥはＥＸ．ＲＡＳの遅
延信号である。このＥＸ．ＲＡＳを遅延させたＲＡＳＥ
とＯＥＭの論理和（ＮＡＮＤゲート４３）でφをつく
る。また、ＡＴＤは外部入力のアドレス信号の変化を示
す信号であり、φが”Ｈ”になるとＡＴＤは”Ｌ”とな
りφが”Ｌ”になるとＡＴＤは”Ｈ”になる。また、Ｅ
Ｘ．ＣＡＳが”Ｌ”の間に外部入力のアドレス信号が変
化すれば、ＡＴＤは、図７のＥに示すように、ワンショ
ットで”Ｈ”となる。Next, the operation will be described with reference to FIGS. After a while after the power source V DD is supplied, the power-on reset signal POR indicating that the power source V DD is normal becomes “H”. Then, a row address signal EX. RAS
Shall be entered. RASE is EX. This is a delayed signal of RAS. This EX. RASE delayed RAS
Φ is created by the logical sum (NAND gate 43) of OEM and OEM. ATD is a signal indicating a change in the address signal of the external input. When φ becomes “H”, ATD becomes “L” and when φ becomes “L”, ATD becomes “H”. Also, E
X. If the address signal of the external input changes while CAS is "L", ATD becomes "H" in one shot as shown in E of FIG.
【０００４】また、ＣＡＳＤ，ＯＥＤはそれぞれ、Ｅ
Ｘ．ＣＡＳ、ＥＸ．ＯＥの遅延信号であり、φと論理積
（ＮＯＲゲート２１、２５）がとられている。また、図
７のＡにおいてＡＴＤはＨ→Ｌに変化した後、Ｂにおい
てＰＡＥがワンショット発生する。すると、ＮＯＲゲー
ト３３の出力は”Ｈ”になり、Ｃにおいて、ＮＤ１は”
Ｌ”、ＮＤ２は”Ｈ”となる。このときＥＸ．ＷＥ＝”
Ｈ”、ＷＥ＝”Ｌ”であり、ＣＡＳＤ、ＯＥＤともに”
Ｈ”ならば、Ｄにおいて、ＯＥＭは”Ｈ”となる。従っ
て図３に示すようなインターロック信号発生回路によ
り、インターロック信号φW は”Ｌ”となり、このφW
を入力する。図６に示したＥＸ．ＷＥの入力バッファに
よりＷＥは”Ｌ”に固定される。すなわち、ＯＥＭが”
Ｈ”となることによりインターロック信号φW が”Ｌ”
となり、ＥＸ．ＷＥが”Ｌ”となる。ＥＸ．ＷＥが”
Ｌ”となるとＥＸ．ＷＥの入力バッファのインターロッ
クがかかったことになる。Also, CASD and OED are respectively E
X. CAS, EX. This is a delayed signal of OE, and is ANDed with φ (NOR gates 21 and 25). In addition, after ATD changes from H to L in A of FIG. 7, PAE one shot occurs in B. Then, the output of the NOR gate 33 becomes "H", and in C, ND1 becomes "H".
L ”and ND2 become“ H. ”At this time, EX.WE =”
H "and WE =" L ", and both CASD and OED are"
H "if, at D, OEM is""a. Thus the interlock signal generating circuit shown in FIG. 3, the interlock signal phi W is" H L ", and this phi W
Enter. The EX. WE is fixed at "L" by the input buffer of WE. That is, OEM is
When it becomes H ”, the interlock signal φ W becomes“ L ”
And EX. WE becomes "L". EX. WE is "
When it becomes L ″, it means that the input buffer of EX.WE is interlocked.
【０００５】次に、ＯＥＭが”Ｈ”となる前にＥＸ．Ｗ
Ｅが”Ｌ”になった場合は、ＮＡＮＤゲート３９と４０
で構成されたフリップフロップにより、ＯＥＭは、Ｅ
Ｘ．ＷＥが”Ｈ”になるか、ＲＡＳＥが”Ｈ”になるま
で”Ｌ”状態を継続する。この場合をアーリライトサイ
クルと一般に言う。このとき、ＯＥＭが”Ｌ”であるの
で、φ＝”Ｈ”なら、インターロック信号φW は”Ｈ”
となり、ＷＥの入力バッファのインターロックは解除さ
れる。ＯＥＭが”Ｈ”となった時、図５の出力バッファ
は２本のＲＤの内容により、外部出力ピンＤＱにデータ
を出力する。Next, before the OEM becomes "H", the EX. W
When E becomes "L", NAND gates 39 and 40
By the flip-flop composed of
X. The "L" state is continued until WE becomes "H" or RASE becomes "H". This case is generally called an early write cycle. At this time, since the OEM is “L”, if φ = “H”, the interlock signal φ W is “H”.
Then, the interlock of the WE input buffer is released. When the OEM becomes "H", the output buffer of FIG. 5 outputs data to the external output pin DQ according to the contents of the two RDs.
【０００６】[0006]
【発明が解決しようとする課題】図７において、ＥＸ．
ＣＡＳ、ＥＸ．ＯＥがＨ→Ｌとなり、Ｄにおいて、ＯＥ
Ｍが”Ｈ”となった後、Ｅに示すようにＡＴＤがワンシ
ョットで”Ｈ”になることがある。その時、図４のＮＯ
Ｒゲート３３の出力は”Ｌ”となり、Ｆにおいて、ＮＤ
２は”Ｌ”となる。従って、ＯＥＭはＧのように”Ｌ”
となる。その後、ＨにおいてＰＡＥがワンショットで発
生し、ＩでＮＤ１＝”Ｌ”、ＮＤ２＝”Ｈ”となり、Ｊ
でＯＥＭが再び”Ｈ”となる。このとき、ＯＥＭ＝”
Ｌ”の期間（すなわちＧとＪの間のＴ期間）、φW ＝”
Ｈ”となるため、ＷＥ入力バッファのインターロックが
解除される。従ってこの期間図５に示した外部にデータ
を出力するためのトランジスター５４または５５がＯ
Ｎ，ＯＦＦし、この際にＶDD，ＶSSに生じるノイズによ
って図６に示したＥＸ．ＷＥの入力バッファが誤動作す
る危険がある。In FIG. 7, EX.
CAS, EX. OE changes from H to L, and at D, OE
After M becomes "H", ATD sometimes becomes "H" in one shot as shown in E. At that time, NO in FIG.
The output of the R gate 33 becomes "L", and at the F, ND
2 becomes "L". Therefore, OEM is "L" like G
Becomes After that, PAE is generated in one shot at H, ND1 = "L" and ND2 = "H" at I, and J
Then OEM becomes "H" again. At this time, OEM = ”
L "period (ie T period between G and J), φ W ="
Since it becomes "H", the interlock of the WE input buffer is released. Therefore, the transistor 54 or 55 for outputting the data shown in FIG.
N, OFF, noise generated in V DD and V SS at this time causes the EX. There is a risk that the WE input buffer may malfunction.
【０００７】この発明は、以上のような問題点を解決す
るためになされたもので、出力バッファから外部にデー
タを出力する際、出力によって生じるノイズによって入
力バッファが誤動作するのを防ぐ半導体装置を得ること
を目的とする。The present invention has been made in order to solve the above problems, and when a data is output from the output buffer to the outside, a semiconductor device which prevents the input buffer from malfunctioning due to noise generated by the output is provided. The purpose is to get.
【０００８】[0008]
【課題を解決するための手段】この発明に係る半導体記
憶装置は、以下の要素を有するものである。 （ａ）信号を入力する入力バッファ、（ｂ）信号を出力
する出力バッファ、（ｃ）上記出力バッファから信号の
出力が可能なときに上記入力バッファへの信号の入力を
禁止するとともに、上記出力バッファから信号の出力が
不可能なときに上記入力バッファへの信号の入力を許可
する制御手段。A semiconductor memory device according to the present invention has the following elements. (A) An input buffer for inputting a signal, (b) an output buffer for outputting a signal, (c) a signal input to the input buffer is prohibited when the signal can be output from the output buffer, and the output is Control means for permitting signal input to the input buffer when the signal output from the buffer is impossible.
【０００９】[0009]
【作用】この発明においては、制御手段が、出力バッフ
ァからの出力時に入力バッファの入力動作を止めるの
で、出力がディゼーブルになる時、また次に出力がイネ
ーブルになる時に発生するＶDD、ＶSSのノイズによる入
力バッファの誤動作を防止できる。According to the present invention, since the control means stops the input operation of the input buffer at the time of output from the output buffer, V DD and V SS generated when the output becomes disable and when the output is next enabled. It is possible to prevent the input buffer from malfunctioning due to noise.
【００１０】[0010]
実施例１．図１は、この発明の一実施例を示す。インバ
ータ１の入力はＯＥＭに接続される。ＮＡＮＤゲート３
の３入力のうち２入力は、ＣＡＳＤ，ＯＥＤにそれぞれ
接続され、残りの入力はＮＡＮＤゲート２の出力に接続
される。ＮＡＮＤゲート２の２入力のうち１つはインバ
ータ１の出力に接続され、残りはＮＡＮＤゲート３の出
力に接続される。ＮＡＮＤゲート２の出力はインバータ
４の入力に接続され、インバータ４の出力はＮＡＮＤゲ
ート５の１つの入力に接続される。ＮＡＮＤゲート５の
残りの入力はφが接続される。ＮＡＮＤゲート５の出力
はインバータ６に接続され、インバータ６の出力はφW
となり、ＷＥの入力バッファ（図６）に接続される。ま
た、５０はフリップフロップＲＳ−ＦＦ、５１ａは制御
手段の主要部である。また、図６において、５１ｂは制
御手段の一部である。Example 1. FIG. 1 shows an embodiment of the present invention. The input of the inverter 1 is connected to OEM. NAND gate 3
Of the three inputs, 2 inputs are connected to CASD and OED, respectively, and the remaining inputs are connected to the output of the NAND gate 2. One of the two inputs of NAND gate 2 is connected to the output of inverter 1 and the rest is connected to the output of NAND gate 3. The output of NAND gate 2 is connected to the input of inverter 4, and the output of inverter 4 is connected to one input of NAND gate 5. Φ is connected to the remaining inputs of the NAND gate 5. The output of the NAND gate 5 is connected to the inverter 6, and the output of the inverter 6 is φ W.
And is connected to the input buffer (FIG. 6) of the WE. Further, 50 is a flip-flop RS-FF, and 51a is a main part of the control means. Further, in FIG. 6, 51b is a part of the control means.
【００１１】図２は、本発明を用いた場合の各信号のタ
イミングチャートである。従来例と違う所はインターロ
ック信号φW のみである。Ｄにおいて、ＯＥＭが”Ｈ”
になった後、ＥにおいてＡＴＤがワンショットで”Ｈ”
となり、ＧにおいてＯＥＭが”Ｌ”となってもφW は”
Ｌ”のままである。それは、図１のＮＡＮＤゲート２と
３で構成されたフリップフロップ５０（ＲＳ−ＦＦ）
が、ＯＥＭが一度”Ｈ”になるとＳＡＳＤあるいはＯＥ
Ｄが”Ｌ”にならない限り、フリップフロップ５０が状
態を保持しつづけることによる。FIG. 2 is a timing chart of each signal when the present invention is used. Only the interlock signal φ W is different from the conventional example. OEM is "H" in D
After that, ATD's one-shot "H" at E
And, even if OEM becomes “L” in G, φ W becomes “L”
It remains L ″. It is a flip-flop 50 (RS-FF) composed of NAND gates 2 and 3 of FIG.
However, once OEM becomes "H", SASD or OE
This is because the flip-flop 50 keeps holding the state unless D becomes "L".
【００１２】以上のように、上記実施例では、ライトを
行なうか否かの外部よりの入力信号（ＥＸ．ＷＥ）を内
部に取り込むか否かを決定し実行するＥＸ．ＷＥの入力
バッファを備える半導体記憶装置において、外部へのデ
ータの出力をイネーブル／ディゼーブル状態にすること
ができる外部入力信号（ＥＸ．ＯＥ）により、外部への
データの出力がイネーブル状態になったときにリセット
セットフリップフロップＲＳ−ＦＦをリセットするイン
ターロック信号発生回路を備え、フリップフロップ（Ｒ
Ｓ−ＦＦ）をセットし、ＥＸ．ＯＥあるいはＥＸ．ＣＡ
Ｓにより外部へのデータの出力がディゼーブル状態にな
ったときに、フリップフロップＲＳ−ＦＦをリセットす
るインターロック信号発生回路を備え、フリップフロッ
プＲＳ−ＦＦがリセット状態の時に、半導体記憶装置が
動作状態ならＥＸ．ＷＥを内部に取り込むことができる
ような入力バッファ回路を備えるている場合を説明し
た。As described above, in the above-described embodiment, the EX.1 which determines and executes whether or not the input signal (EX.WE) from the outside indicating whether or not the writing is performed is taken into the inside. In a semiconductor memory device having a WE input buffer, when an external data output is enabled by an external input signal (EX.OE) capable of enabling / disabling external data output And an interlock signal generating circuit for resetting the reset set flip-flop RS-FF.
S-FF) and set EX. OE or EX. CA
An interlock signal generation circuit that resets the flip-flop RS-FF when the output of data to the outside is disabled by S is provided, and the semiconductor memory device operates when the flip-flop RS-FF is in the reset state. Then EX. The case where the input buffer circuit capable of incorporating the WE therein is provided has been described.
【００１３】すなわち、出力バッファがイネーブル状態
になったとき、セットされ、ＥＸ．ＯＥあるいはＥＸ．
ＣＡＳにより、出力バッファがディゼーブル状態になっ
たときにリセットされるリセットセットフリップフロッ
プの出力信号を用いて、ＥＸ．ＷＥの入力バッファの初
段をカットするインターロック信号を発生させ、出力が
イネーブル状態のときにはＥＸ．ＷＥ入力バッファの動
作が停止するようにしたので、ＡＴＤがワンショット
で”Ｈ”になったときにＯＥＭが”Ｈ”から”Ｌ”にな
ってもＷＥの入力バッファのインターロックを解除しな
い。解除はＥＸ．ＣＡＳを”Ｈ”にするか、ＥＸ．ＯＥ
を”Ｈ”にするかによって行う。但し、アーリライトサ
イクル時には、上記インターロックを解除する。That is, when the output buffer is enabled, it is set to EX. OE or EX.
The output signal of the reset set flip-flop, which is reset by the CAS when the output buffer becomes the disable state, is used. An interlock signal for cutting the first stage of the WE input buffer is generated, and when the output is enabled, EX. Since the operation of the WE input buffer is stopped, even if the OEM changes from "H" to "L" when the ATD becomes "H" in one shot, the interlock of the WE input buffer is not released. Cancellation is EX. Set CAS to "H" or EX. OE
Is set to "H". However, the interlock is released during the early write cycle.
【００１４】実施例２．図６のＷＥ入力バッファにおい
て、φW を接続しているのは、インバータ７のみだが、
インバータ１１に接続されているφをφW に変更するこ
ともできる。Example 2. In the WE input buffer of FIG. 6, only φ7 is connected to φ W ,
The φ connected to the inverter 11 can be changed to φ W.
【００１５】実施例３．上記実施例１においては、入力
バッファに入力する信号がＥＸ．ＷＥの場合を示し、実
施例２においては、入力バッファに入力する信号がＥ
Ｘ．ＣＡＳの場合を示したが、ＥＸ．ＷＥ、ＥＸ．ＣＡ
Ｓは信号の一例であり、その他の信号が入力バッファに
入力される場合でもよい。Example 3. In the first embodiment, the signal input to the input buffer is EX. In the case of WE, the signal input to the input buffer is E in the second embodiment.
X. In the case of CAS, EX. WE, EX. CA
S is an example of a signal, and other signals may be input to the input buffer.
【００１６】実施例４．また、上記実施例１では、出力
バッファのイネーブル状態をＯＥＭにより判定し、出力
バッファのディゼーブル状態をＥＸ．ＯＥまたはＥＸ．
ＣＡＳにより判定する場合を示したが、その他の信号に
より出力バッファのイネーブル／ディゼーブル状態がわ
かるならその信号を用いてもよい。Example 4. In the first embodiment, the enable state of the output buffer is determined by the OEM, and the disable state of the output buffer is set to EX. OE or EX.
Although the case where the determination is made by CAS is shown, if the enable / disable state of the output buffer can be known by other signals, that signal may be used.
【００１７】実施例５．また、上記実施例では、フリッ
プフロップ５０を用いる場合を示したが、その他の回路
により出力バッファの状態を判定する場合でもかまわな
い。Embodiment 5. Further, in the above-described embodiment, the case where the flip-flop 50 is used is shown, but it is also possible to judge the state of the output buffer by other circuits.
【００１８】実施例６．また、上記実施例では、半導体
記憶装置の場合を示したが、その他の半導体装置の場合
でもかまわない。Example 6. Further, in the above-described embodiment, the case of the semiconductor memory device is shown, but other semiconductor devices may be used.
【００１９】[0019]
【発明の効果】以上のように、この発明によれば、出力
バッファ動作時のノイズによる入力バッファの誤動作を
防止することができる。As described above, according to the present invention, the malfunction of the input buffer due to the noise during the operation of the output buffer can be prevented.
【図１】この発明の一実施例によるＷＥ入力バッファイ
ンターロック発生回路を示す図。FIG. 1 is a diagram showing a WE input buffer interlock generation circuit according to an embodiment of the present invention.
【図２】本発明の一実施例によるＷＥ入力バッファイン
ターロック発生回路のタイミングチャート図。FIG. 2 is a timing chart of a WE input buffer interlock generation circuit according to an embodiment of the present invention.
【図３】従来のＷＥ入力バッファインターロック発生回
路を示す図。FIG. 3 is a diagram showing a conventional WE input buffer interlock generation circuit.
【図４】ＯＥ入力バッファを示す図。FIG. 4 is a diagram showing an OE input buffer.
【図５】出力バッファを示す図。FIG. 5 is a diagram showing an output buffer.
【図６】ＷＥ入力バッファを示す図。FIG. 6 is a diagram showing a WE input buffer.
【図７】従来のＷＥ入力バッファインターロック発生回
路のタイミングチャート図。FIG. 7 is a timing chart of a conventional WE input buffer interlock generation circuit.
５０ フリップフロップ（ＲＳ−ＦＦ） ５１ａ、５１ｂ 制御手段 50 flip-flop (RS-FF) 51a, 51b control means
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年４月１５日[Submission date] April 15, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Name of item to be corrected] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】[0008]
【課題を解決するための手段】この発明に係る半導体記
憶装置は、以下の要素を有するものである。（ａ）他の内部回路あるいは外部から情報をとりこみ記
憶する手段Ａとそれを制御する手段Ｂ、（ｂ）上記手段
Ａにより記憶した情報を他の内部回路あるいは外部へ出
力する手段Ｃとそれを制御する手段Ｄ、（ｃ）上記手段
Ｄの活性化の要求があった時は、手段Ｂの活性化を禁止
し、手段Ｄの活性化の要求がない時に、手段Ｂの活性化
の禁止を解除する制御手段。 A semiconductor memory device according to the present invention has the following elements. (A) Take in information from other internal circuits or from outside
Means A for storing and means B for controlling it, (b) the above means
The information stored by A is output to another internal circuit or the outside.
Means C for exerting force and means D for controlling it, (c) the above means
When the activation of D is requested, the activation of means B is prohibited
However, when there is no request for activation of means D, activation of means B
Control means for removing the prohibition of.
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ 8320−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ａ Continuation of front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 27/10 491 8728-4M 8320-5L G11C 11/34 354 A
Claims (1)
する出力バッファ、（ｃ）上記出力バッファから信号の
出力が可能なときに上記入力バッファへの信号の入力を
禁止するとともに、上記出力バッファから信号の出力が
不可能なときに上記入力バッファへの信号の入力を許可
する制御手段。1. A semiconductor device having the following elements: (a) an input buffer for inputting a signal, (b) an output buffer for outputting a signal, (c) the input buffer when a signal can be output from the output buffer. Means for inhibiting the input of a signal to the input buffer and permitting the input of the signal to the input buffer when the output of the signal from the output buffer is impossible.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346335A JPH05182466A (en) | 1991-12-27 | 1991-12-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346335A JPH05182466A (en) | 1991-12-27 | 1991-12-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182466A true JPH05182466A (en) | 1993-07-23 |
Family
ID=18382717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346335A Pending JPH05182466A (en) | 1991-12-27 | 1991-12-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182466A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103772A (en) * | 1992-07-04 | 1994-04-15 | Hyundai Electron Ind Co Ltd | Writable buffer protecting circuit |
-
1991
- 1991-12-27 JP JP3346335A patent/JPH05182466A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103772A (en) * | 1992-07-04 | 1994-04-15 | Hyundai Electron Ind Co Ltd | Writable buffer protecting circuit |
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