JPH05181553A - Reference voltage generating circuit - Google Patents
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- JPH05181553A JPH05181553A JP10278292A JP10278292A JPH05181553A JP H05181553 A JPH05181553 A JP H05181553A JP 10278292 A JP10278292 A JP 10278292A JP 10278292 A JP10278292 A JP 10278292A JP H05181553 A JPH05181553 A JP H05181553A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、基準電圧発生回路に
関し、特に基準電圧を安定化する技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generating circuit, and more particularly to a technique for stabilizing the reference voltage.
【０００２】[0002]
【従来の技術】従来の基準電圧発生回路の回路図を図７
に示す。図において、ＶDDは電源電位、ＧＮＤは接地電
位、３，４は抵抗、５，８はＰ型ＭＯＳトランジスタ、
６，９はＮ型ＭＯＳトランジスタ、１，２及び１０，１
１，１３は回路の接点を示すノード、２０は基準電圧を
出力する出力端子である。2. Description of the Related Art FIG. 7 is a circuit diagram of a conventional reference voltage generating circuit.
Shown in. In the figure, V DD is a power supply potential, GND is a ground potential, 3 and 4 are resistors, 5 and 8 are P-type MOS transistors,
6, 9 are N-type MOS transistors, 1, 2 and 10, 1.
Reference numerals 1 and 13 are nodes indicating the contacts of the circuit, and 20 is an output terminal for outputting a reference voltage.
【０００３】そして、電源電位ＶDDと接地電位ＧＮＤの
間に抵抗３，４が直列に接続され、抵抗３の一方端が電
源電位ＶDDに設定されたノード１に接続し、抵抗３の他
方端がノード１０で抵抗４の一方端に接続し、抵抗４の
他方端が接地電位ＧＮＤに設定されたノード２に接続し
ている。このように、ノード１，ノード１０，ノード２
は順に電位が低くなるように構成されている。Ｐ型ＭＯ
Ｓトランジスタ５のソースがノード１に接続し、ゲート
がノード１０に接続している。Ｎ型ＭＯＳトランジスタ
６のドレインとゲートがＰ型ＭＯＳトランジスタ５のド
レインに接続し、ソースがノード２に接続している。Ｐ
型ＭＯＳトランジスタ８のソースがノード１に接続して
いる。Ｎ型ＭＯＳトランジスタ９のソースがノード２に
接続し、ゲートがＮ型ＭＯＳトランジスタ６のゲート及
びドレインの接続点に接続し、ドレインがＰ型ＭＯＳト
ランジスタ８のゲート及びドレインの接続点に接続して
いる。基準電位の出力はＰ型ＭＯＳトランジスタ８のゲ
ート及びドレインの接続点のノード１３に接続した出力
端子２０から出力される。このとき、Ｎ型ＭＯＳトラン
ジスタ６の飽和領域におけるゲート・ソース間の電圧変
化に対するソース・ドレイン間の電流の変化の割合は、
Ｐ型ＭＯＳトランジスタ５よりも大きく、また、Ｎ型Ｍ
ＯＳトランジスタ９よりも大きい。また、Ｎ型ＭＯＳト
ランジスタ８の飽和領域におけるゲート・ソース間の電
圧変化に対するソース・ドレイン間電流の変化の割合
は、Ｎ型ＭＯＳトランジスタ９より大きい。このような
設定は、例えばトランジスタサイズを変えることにより
行うことができる。Resistors 3 and 4 are connected in series between the power supply potential V DD and the ground potential GND, one end of the resistor 3 is connected to the node 1 set to the power supply potential V DD, and the other of the resistors 3 is connected. The end is connected to one end of the resistor 4 at the node 10, and the other end of the resistor 4 is connected to the node 2 set to the ground potential GND. In this way, node 1, node 10, node 2
Are configured so that the potentials become lower in order. P type MO
The source of the S transistor 5 is connected to the node 1, and the gate is connected to the node 10. The drain and gate of the N-type MOS transistor 6 are connected to the drain of the P-type MOS transistor 5, and the source is connected to the node 2. P
The source of the MOS transistor 8 is connected to the node 1. The source of the N-type MOS transistor 9 is connected to the node 2, the gate is connected to the connection point of the gate and drain of the N-type MOS transistor 6, and the drain is connected to the connection point of the gate and drain of the P-type MOS transistor 8. There is. The output of the reference potential is output from the output terminal 20 connected to the node 13 at the connection point of the gate and drain of the P-type MOS transistor 8. At this time, the ratio of the change in the source-drain current to the change in the gate-source voltage in the saturation region of the N-type MOS transistor 6 is
Larger than P-type MOS transistor 5, and also N-type M
It is larger than the OS transistor 9. In addition, the ratio of the change in the source-drain current to the change in the gate-source voltage in the saturation region of the N-type MOS transistor 8 is larger than that in the N-type MOS transistor 9. Such setting can be performed by changing the transistor size, for example.
【０００４】次に、図８を用いてこの回路の動作につい
て説明する。図８は、横軸に電源電位ＶDDを３Ｖから５
Ｖに変化させたときの各ノードの電位を示し、縦軸にそ
のときのトランジスタのソース・ドレイン間電流の平方
根を示した図である。図において、Ｖ10，Ｖ11，Ｖ13は
各ノード１０，１１，１３の電位、Ｉ5 1/2 ，
Ｉ6 1/2 ，Ｉ8 1/2 ，Ｉ9 1/2 は各々Ｐ型ＭＯＳトラン
ジスタ５，Ｎ型ＭＯＳトランジスタ６，Ｐ型ＭＯＳトラ
ンジスタ８，Ｎ型ＭＯＳトランジスタ９のソース・ドレ
イン間電流の平方根、電位及び電流の平方根を示す符号
に付けられた添字ａは電源電位ＶDDが３Ｖの時の値、ｂ
は電源電位ＶDDが５Ｖの時の値を示している。また、特
性図の直線Ｍ５，Ｍ６，Ｍ８，Ｍ９の傾きは、各々ＭＯ
Ｓトランジスタ５，６，８，９のソース・ゲート間電圧
の変化に対するソース・ドレイン間電流変化の割合を示
している。Next, the operation of this circuit will be described with reference to FIG. In FIG. 8, the horizontal axis indicates the power supply potential VDD from 3V to 5V.
FIG. 7 is a diagram showing the potential of each node when changed to V, and the vertical axis showing the square root of the source-drain current of the transistor at that time. In the figure, V 10 , V 11 and V 13 are the potentials of the nodes 10 , 11 and 13 , I 5 1/2 ,
I 6 1/2 , I 8 1/2 , and I 9 1/2 are the square roots of the source-drain currents of the P-type MOS transistor 5, N-type MOS transistor 6, P-type MOS transistor 8, and N-type MOS transistor 9, respectively. , The subscript a attached to the sign indicating the square root of the potential and the current is a value when the power supply potential V DD is 3V, and b
Indicates the value when the power supply potential V DD is 5V. The slopes of the straight lines M5, M6, M8 and M9 in the characteristic graph are MO
The ratio of the source-drain current change to the source-gate voltage change of the S transistors 5, 6, 8 and 9 is shown.
【０００５】まず、電源電位ＶDD＝３Ｖの時、ノード１
０の電位Ｖ10は抵抗３，４で電源電位ＶDDと接地電位Ｇ
ＮＤとの電位差が分割されて定まり、その値はＶ10a で
ある。図８（ａ）に示すように、Ｐ型ＭＯＳトランジス
タ５のゲートの電位はＶ10a 、ソースの電位はＶDDであ
り、この電位差によってソース・ドレイン間電流Ｉ5 が
Ｉ5aに定まる。そして、Ｎ型ＭＯＳトランジスタ６とＰ
型ＭＯＳトランジスタ５のソースとドレインが直列に接
続されていることから、Ｎ型ＭＯＳトランジスタ６のソ
ース・ドレイン間の電流値Ｉ6a＝Ｉ5aとなり、図８
（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ６のゲー
ト・ソース間電圧とソース・ドレイン間電流との関係か
らＮ型ＭＯＳトランジスタ６とＮ型ＭＯＳトランジスタ
９のゲート電位Ｖ11がＶ11a に定まり、Ｎ型ＭＯＳトラ
ンジスタ９のソース・ドレイン間電流Ｉ9 がＩ9aに定ま
る。また、Ｐ型ＭＯＳトランジスタ８のソース・ドレイ
ン間電流Ｉ8 は、Ｐ型ＭＯＳトランジスタ８とＮ型ＭＯ
Ｓトランジスタ９がソース・ドレインを直列に接続して
いることから、Ｎ型ＭＯＳトランジスタ９のソース・ド
レイン間電流Ｉ9 と等しく、Ｉ8a＝Ｉ9aであり、図８
（ｃ）に示すように、Ｐ型ＭＯＳトランジスタ８のゲー
ト・ソース間電圧が定まり、Ｐ型ＭＯＳトランジスタ８
のゲート電位（＝ノード１３の電位）Ｖ13の値がＶ13a
に決まる。そして、このノード１３の電位と電源電位Ｖ
DDとの電位差を基準電圧とする。First, when the power supply potential V DD = 3V, the node 1
The potential V 10 of 0 is the resistors 3 and 4 and the power source potential V DD and the ground potential G.
The potential difference from ND is determined by being divided, and the value is V 10a . As shown in FIG. 8A, the gate potential of the P-type MOS transistor 5 is V 10a and the source potential thereof is V DD , and the source-drain current I 5 is set to I 5a by this potential difference. The N-type MOS transistor 6 and P
Since the source and drain of the n-type MOS transistor 5 are connected in series, the current value I 6a between the source and the drain of the n-type MOS transistor 6 becomes I 5a , and FIG.
As shown in (b), the gate potential V 11 of the N-type MOS transistor 6 and the N-type MOS transistor 9 is set to V 11a from the relationship between the gate-source voltage and the source-drain current of the N-type MOS transistor 6. , The source-drain current I 9 of the N-type MOS transistor 9 is set to I 9a . The source-drain current I 8 of the P-type MOS transistor 8 is the same as that of the P-type MOS transistor 8 and the N-type MO transistor.
Since the S-transistor 9 has its source and drain connected in series, it is equal to the source-drain current I 9 of the N-type MOS transistor 9 and I 8a = I 9a .
As shown in (c), the gate-source voltage of the P-type MOS transistor 8 is determined, and the P-type MOS transistor 8 is
Of the gate potential (= potential of the node 13) V 13 of V 13a
Depends on. Then, the potential of the node 13 and the power supply potential V
The potential difference from DD is used as the reference voltage.
【０００６】次に、電源電位ＶDD＝５Ｖの時、電源電位
ＶDD＝３Ｖの時と同様に、ノード１０の電位Ｖ10は抵抗
３，４で電源電位ＶDDと接地電位ＧＮＤとの電位差が分
割されて定まり、その値はＶ10b である。図８（ａ）に
示すように、Ｐ型ＭＯＳトランジスタ５のゲートの電位
はＶ10b 、ソースの電位はＶDDであり、この電位差によ
ってソース・ドレイン間電流Ｉ5 がＩ5bに定まる。そし
て、Ｎ型ＭＯＳトランジスタ６とＰ型ＭＯＳトランジス
タ５のソースとドレインが直列に接続されていることか
ら、Ｎ型ＭＯＳトランジスタ６のソース・ドレイン間の
電流値Ｉ6b＝Ｉ5bとなり、図８（ｂ）に示すように、Ｎ
型ＭＯＳトランジスタ６のゲート・ソース間電圧とソー
ス・ドレイン間電流との関係からＮ型ＭＯＳトランジス
タ６とＮ型ＭＯＳトランジスタ９のゲート電位Ｖ11がＶ
11b に定まり、Ｎ型ＭＯＳトランジスタ９のソース・ド
レイン間電流Ｉ9 がＩ9bに定まる。また、Ｐ型ＭＯＳト
ランジスタ８のソース・ドレイン間電流Ｉ8 は、Ｐ型Ｍ
ＯＳトランジスタ８とＮ型ＭＯＳトランジスタ９がソー
ス・ドレインを直列に接続していることから、Ｎ型ＭＯ
Ｓトランジスタ９のソース・ドレイン間電流Ｉ9 と等し
く、Ｉ8b＝Ｉ9bであり、図８（ｃ）に示すように、Ｐ型
ＭＯＳトランジスタ８のゲート・ソース間電圧が定ま
り、Ｐ型ＭＯＳトランジスタ８のゲート電位（＝ノード
１３の電位）Ｖ13の値がＶ13b に決まる。そして、この
ノード１３の電位と電源電位ＶDDとの電位差を基準電圧
とする。Next, when the power source potential V DD = 5 V, the potential V 10 of the node 10 is the resistance difference between the power source potential V DD and the ground potential GND, as in the case of the power source potential V DD = 3 V. Is divided and determined, and the value is V 10b . As shown in FIG. 8A, the gate potential of the P-type MOS transistor 5 is V 10b and the source potential thereof is V DD , and the source-drain current I 5 is set to I 5b by this potential difference. Since the sources and drains of the N-type MOS transistor 6 and the P-type MOS transistor 5 are connected in series, the current value I 6b between the source and the drain of the N-type MOS transistor 6 is I 5b , which is shown in FIG. As shown in b), N
From the relationship between the gate-source voltage and the source-drain current of the N-type MOS transistor 6, the gate potential V 11 of the N-type MOS transistor 6 and the N-type MOS transistor 9 is V
11b , and the source-drain current I 9 of the N-type MOS transistor 9 is set to I 9b . The source-drain current I 8 of the P-type MOS transistor 8 is P-type M
Since the source and drain of the OS transistor 8 and the N-type MOS transistor 9 are connected in series, the N-type MO transistor
The current I 9 between the source and drain of the S transistor 9 is equal to I 8b = I 9b , and the gate-source voltage of the P-type MOS transistor 8 is determined as shown in FIG. The value of the gate potential of 8 (= the potential of the node 13) V 13 is determined as V 13b . Then, the potential difference between the potential of the node 13 and the power supply potential V DD is used as the reference voltage.
【０００７】電源電位ＶDD＝３Ｖ時と電源電位ＶDD＝５
Ｖ時とにおいて、各々トランジスタの飽和領域における
ゲート・ソース間電圧の変化に対するソース・ドレイン
間電流の変化の割合の関係から、図８（ａ）〜図８
（ｃ）に示すとおり、ノード１０の電位Ｖ10とノード１
３の電位Ｖ13が定まり、この時、図８（ａ）〜図８
（ｃ）に示すとおり、ノード１０の電位Ｖ10の変化の割
合よりノード１３の電位Ｖ13の変化の割合が小さい。つ
まり、｜Ｖ10b −Ｖ10a ｜＞｜Ｖ13b −Ｖ13a ｜であ
る。Power supply potential V DD = 3 V and power supply potential V DD = 5
8A to FIG. 8 from the relationship of the ratio of the change in the source-drain current with respect to the change in the gate-source voltage in the saturation region of the transistor at V time.
As shown in (c), the potential V 10 of the node 10 and the node 1
The potential V 13 of No. 3 is determined, and at this time, FIGS.
As shown in (c), the change rate of the potential V 13 of the node 13 is smaller than the change rate of the potential V 10 of the node 10. That, | V 10b -V 10a |> | V 13b -V 13a | a.
【０００８】[0008]
【発明が解決しようとする課題】従来の基準電圧発生回
路は以上のように構成されているので、電源電圧の変動
に対して基準電圧の変動を小さくしようとすると、Ｐ型
ＭＯＳトランジスタ８とＮ型ＭＯＳトランジスタ９のソ
ース・ドレイン間電流が非常に小さくなり、不安定にな
るという問題点がある。また、このため基準電圧が電源
電圧に近い値にしか設定できないという問題点がある。Since the conventional reference voltage generating circuit is constructed as described above, if it is attempted to reduce the fluctuation of the reference voltage with respect to the fluctuation of the power supply voltage, the P-type MOS transistor 8 and N There is a problem that the source-drain current of the MOS transistor 9 becomes extremely small and becomes unstable. Further, this causes a problem that the reference voltage can be set only to a value close to the power supply voltage.
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧の変化に対する基準電
圧の変化の割合が小さいとともに、基準電圧発生回路を
構成するトランジスタのソース・ドレイン間電流がどの
トランジスタにおいても極端に小さいということがな
く、基準電圧が電源電圧から離れた値に設定することが
できる基準電圧発生回路を得ることを目的とする。The present invention has been made in order to solve the above-mentioned problems, and the rate of change of the reference voltage with respect to the change of the power supply voltage is small, and the source-drain between the transistors constituting the reference voltage generating circuit is small. An object of the present invention is to obtain a reference voltage generation circuit in which the current is not extremely small in any transistor and the reference voltage can be set to a value distant from the power supply voltage.
【００１０】[0010]
【課題を解決するための手段】第１の発明に係る基準電
圧発生回路は、第１電位ノードと第１接続ノードとの間
に接続され、制御電極が第２電位ノードに接続された第
１のトランジスタと、前記第１接続ノードと第２接続ノ
ードとの間に接続され、制御電極が前記第１接続ノード
に接続された第２のトランジスタと、前記第２接続ノー
ドと第３電位ノードとの間に接続された電圧降下手段
と、基準電圧出力ノードと前記第３電位ノードとの間に
接続され、制御電極が前記第２のトランジスタの制御電
極に接続された第３のトランジスタとを備えて構成され
ている。A reference voltage generating circuit according to a first aspect of the invention is connected between a first potential node and a first connection node, and a control electrode is connected to a second potential node. Transistor, a second transistor connected between the first connection node and the second connection node and having a control electrode connected to the first connection node, the second connection node and the third potential node. And a third transistor connected between the reference voltage output node and the third potential node and having a control electrode connected to the control electrode of the second transistor. Is configured.
【００１１】第２の発明に係る基準電圧発生回路は、第
１電位ノードと第１接続ノードとの間に接続され、制御
電極が第２電位ノードに接続された第１のトランジスタ
と、前記第１接続ノードと第２接続ノードとの間に接続
され、制御電極が前記第１接続ノードに接続された第２
のトランジスタと、前記第２接続ノードと第３電位ノー
ドとの間に接続された第１の電圧降下手段と、基準電圧
出力ノードと前記第３電位ノードとの間に接続され、制
御電極が前記第２のトランジスタの制御電極に接続され
た第３のトランジスタと、前記第１電位ノードと前記基
準電圧出力ノードとの間に接続された第２の電圧降下手
段とを備えて構成されている。A reference voltage generating circuit according to a second aspect of the present invention includes a first transistor connected between a first potential node and a first connection node and having a control electrode connected to a second potential node; A second connection node connected between the first connection node and the second connection node and having a control electrode connected to the first connection node
Transistor, a first voltage drop means connected between the second connection node and the third potential node, and a reference voltage output node connected between the third potential node and a control electrode. It comprises a third transistor connected to the control electrode of the second transistor, and a second voltage drop means connected between the first potential node and the reference voltage output node.
【００１２】第３の発明に係る基準電圧発生回路は、第
１電位ノードと第１接続ノードとの間に接続され、制御
電極が第２電位ノードに接続された第１のトランジスタ
と、前記第１接続ノードと第２接続ノードとの間に接続
され、制御電極が前記第１接続ノードに接続された第２
のトランジスタと、前記第２接続ノードと第３電位ノー
ドとの間に接続された第１の電圧降下手段と、基準電圧
出力ノードと前記第３電位ノードとの間に接続され、制
御電極が前記第２のトランジスタの制御電極に接続され
た第３のトランジスタと、前記第１電位ノードと前記基
準電圧出力ノードとの間に直列に接続され、隣接するも
のの間の接続点が各々前記とは別の基準電圧出力ノード
となった複数の第２の電圧降下手段とを備えて構成され
ている。A reference voltage generating circuit according to a third aspect of the present invention includes a first transistor connected between a first potential node and a first connection node and having a control electrode connected to a second potential node; A second connection node connected between the first connection node and the second connection node and having a control electrode connected to the first connection node
Transistor, a first voltage drop means connected between the second connection node and the third potential node, and a reference voltage output node connected between the third potential node and a control electrode. The third transistor connected to the control electrode of the second transistor is connected in series between the first potential node and the reference voltage output node, and the connection points between adjacent ones are different from those described above. And a plurality of second voltage drop means serving as the reference voltage output node.
【００１３】第４の発明に係る基準電圧発生回路は、第
１，第２及び第３のトランジスタとして絶縁ゲート型ト
ランジスタを用い、前記第１，第２及び第３電位ノード
が順に電位が異なるように設定されていることを特徴と
する。In the reference voltage generating circuit according to the fourth aspect of the present invention, insulated gate transistors are used as the first, second and third transistors, and the first, second and third potential nodes have different potentials in order. It is set to.
【００１４】[0014]
【作用】第１の発明における基準電圧発生回路は、第２
接続ノードと第３電位ノードとの間に接続された電圧降
下手段の両端に発生する電圧により、第３のトランジス
タの制御電極と第３電位ノードとの間の電圧を増加させ
ることができる。従って、第３のトランジスタに流れる
電流を増加させることができる。The reference voltage generating circuit in the first aspect of the invention is the second aspect of the invention.
The voltage generated across the voltage drop means connected between the connection node and the third potential node can increase the voltage between the control electrode of the third transistor and the third potential node. Therefore, the current flowing through the third transistor can be increased.
【００１５】第２の発明における基準電圧発生回路は、
第２接続ノードと第３電位ノードとの間に接続された第
１の電圧降下手段の両端に発生する電圧により、第３の
トランジスタの制御電極と第３電位ノードとの間の電圧
を増加させることができる。従って、第３のトランジス
タに流れる電流を増加させることができ、この電流の増
加で第２の電圧降下手段の両端にほぼ一定の安定した電
位を発生させることができる。The reference voltage generating circuit in the second invention is
The voltage generated across the first voltage drop means connected between the second connection node and the third potential node increases the voltage between the control electrode of the third transistor and the third potential node. be able to. Therefore, the current flowing through the third transistor can be increased, and by this increase in current, a substantially constant and stable potential can be generated across the second voltage drop means.
【００１６】第３の発明における基準電圧発生回路は、
第２接続ノードと第３電位ノードとの間に接続された第
１の電圧降下手段の両端に発生する電圧により、第３の
トランジスタの制御電極と第３電位ノードとの間の電圧
を増加させることができる。従って、第３のトランジス
タに流れる電流を増加させることができ、この電流で複
数の第２の電圧降下手段のうちの任意の第２の電圧降下
手段の両端間にほぼ一定の安定した電圧を発生すること
ができる。The reference voltage generating circuit in the third invention is
The voltage generated across the first voltage drop means connected between the second connection node and the third potential node increases the voltage between the control electrode of the third transistor and the third potential node. be able to. Therefore, the current flowing through the third transistor can be increased, and this current generates a substantially constant and stable voltage across any second voltage drop means of the plurality of second voltage drop means. can do.
【００１７】第４の発明における基準電圧発生回路は、
順に電位が異なる第１，第２及び第３電位ノードのう
ち、第１及び第２電位ノードの電圧によって、第１の絶
縁ゲート型トランジスタに流れる電流を決定できる。ま
た、電圧降下手段の両端に発生する電圧により、第３の
絶縁ゲート型トランジスタの制御電極と第３電位ノード
との間の電圧を増加させることができる。従って、第３
の絶縁ゲート型トランジスタのゲート・ソース間電圧が
増加して第３のゲート絶縁ゲート型トランジスタのソー
ス・ドレイン間電流の電流値を大きくする。また、第
１、第２及び第３のトランジスタが絶縁ゲート型なの
で、第１電位ノードと第３電位ノードとの間に流れる電
流経路に対して第３電位ノードと基準電圧出力ノードと
の間に流れる電流経路は、独立した電流経路となってい
る。The reference voltage generating circuit in the fourth invention is
Among the first, second, and third potential nodes having different potentials in order, the current flowing through the first insulated gate transistor can be determined by the voltage of the first and second potential nodes. Further, the voltage generated across the voltage drop means can increase the voltage between the control electrode of the third insulated gate transistor and the third potential node. Therefore, the third
The gate-source voltage of the insulated gate type transistor is increased to increase the current value of the source-drain current of the third gate insulated gate type transistor. Further, since the first, second and third transistors are of the insulated gate type, the current path flowing between the first potential node and the third potential node is connected between the third potential node and the reference voltage output node. The flowing current path is an independent current path.
【００１８】[0018]
【実施例】以下、この発明の第１実施例について図１及
び図２を用いて説明する。図１は、この発明の第１実施
例による基準電圧発生回路の回路図である。図１におい
て、７はＮ型ＭＯＳトランジスタ、１２はノードであ
り、その他の図７と同一符号は同一内容を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIGS. 1 is a circuit diagram of a reference voltage generating circuit according to a first embodiment of the present invention. In FIG. 1, 7 is an N-type MOS transistor, 12 is a node, and the same reference numerals as those in FIG. 7 indicate the same contents.
【００１９】そして、電源電位ＶDDと接地電位ＧＮＤの
間に抵抗３，４が直列に接続され、抵抗３の一方端が電
源電位ＶDDに設定されたノード１に接続している。この
ように、第１，第２，第３のノードであるノード１，ノ
ード１０，ノード２は順に電位が低くなるように構成さ
れている。第１の電界効果トランジスタであるＰ型ＭＯ
Ｓトランジスタ５のソースが、ノード１に接続し、ゲー
トがノード１０に接続している。第２の電界効果トラン
ジスタであるＮ型ＭＯＳトランジスタ６のドレインとゲ
ートがＰ型ＭＯＳトランジスタ５のドレインに接続し、
ソースがＮ型ＭＯＳトランジスタ７のゲート及びドレイ
ンに接続している。Ｎ型ＭＯＳトランジスタ７のソース
がノード２に接続している。第３の電界効果トランジス
タであるＰ型ＭＯＳトランジスタ８のソースがノード１
に接続している。第４の電界効果トランジスタであるＮ
型ＭＯＳトランジスタ９のソースがノード２に接続し、
ゲートがＮ型ＭＯＳトランジスタ６のゲート及びドレイ
ンの接続点に接続し、ドレインがＰ型ＭＯＳトランジス
タ８のゲート及びドレインの接続点に接続している。基
準電位の出力はＰ型ＭＯＳトランジスタ８のゲート及び
ドレインの接続点に接続した出力端子１３から出力され
る。このとき、Ｎ型ＭＯＳトランジスタ６の飽和領域に
おけるゲート・ソース間の電圧変化に対するソース・ド
レイン間の電流の変化の割合は、Ｐ型ＭＯＳトランジス
タ５よりも大きく、また、Ｎ型ＭＯＳトランジスタ９よ
りも大きい。また、Ｎ型ＭＯＳトランジスタ８の飽和領
域におけるゲート・ソース間の電圧変化の割合は、Ｎ型
ＭＯＳトランジスタ９より大きい。The resistors 3 and 4 are connected in series between the power supply potential V DD and the ground potential GND, and one end of the resistor 3 is connected to the node 1 set to the power supply potential V DD . In this way, the potentials of the node 1, the node 10, and the node 2, which are the first, second, and third nodes, are sequentially lowered. P-type MO that is the first field effect transistor
The source of the S transistor 5 is connected to the node 1 and the gate is connected to the node 10. The drain and gate of the N-type MOS transistor 6 which is the second field effect transistor are connected to the drain of the P-type MOS transistor 5,
The source is connected to the gate and drain of the N-type MOS transistor 7. The source of the N-type MOS transistor 7 is connected to the node 2. The source of the P-type MOS transistor 8 which is the third field effect transistor is the node 1
Connected to. N which is the fourth field effect transistor
The source of the MOS transistor 9 is connected to the node 2,
The gate is connected to the connection point of the gate and drain of the N-type MOS transistor 6, and the drain is connected to the connection point of the gate and drain of the P-type MOS transistor 8. The output of the reference potential is output from the output terminal 13 connected to the connection point of the gate and drain of the P-type MOS transistor 8. At this time, the ratio of the change in the current between the source and the drain with respect to the change in the voltage between the gate and the source in the saturation region of the N-type MOS transistor 6 is larger than that in the P-type MOS transistor 5 and is smaller than that in the N-type MOS transistor 9. large. The rate of change in the gate-source voltage in the saturation region of the N-type MOS transistor 8 is larger than that of the N-type MOS transistor 9.
【００２０】次に、図２を用いて回路の動作について説
明する。図２は、横軸に電源電位Ｖ DDを３Ｖから５Ｖに
変化させたときの各ノードの電位を示し、縦軸にそのと
きのトランジスタのソース・ゲート間電流の平方根を示
した図である。図において、Ｖ10，Ｖ11，Ｖ12，Ｖ13は
各ノード１０，１１，１２，１３の電位、Ｉ5 1/2 ，Ｉ
6 1/2 ，Ｉ7 1/2 ，Ｉ8 1/2 ，Ｉ9 1/2 は各々Ｐ型ＭＯ
Ｓトランジスタ５，Ｎ型ＭＯＳトランジスタ６，Ｎ型Ｍ
ＯＳトランジスタ７，Ｐ型ＭＯＳトランジスタ８，Ｎ型
ＭＯＳトランジスタ９のソース・ドレイン間電流の平方
根、電位及び電流の平方根を示す符号に付けられた添字
ａは電源電位ＶDDが３Ｖの時の値、ｂは電源電位ＶDDが
５Ｖの時の値を示している。また、特性図の直線Ｍ５〜
Ｍ９の傾きは、各々ＭＯＳトランジスタ５〜９のソース
・ゲート間電圧の変化に対するソース・ドレイン間電流
変化の割合を示している。Next, the operation of the circuit will be explained with reference to FIG.
Reveal In FIG. 2, the horizontal axis is the power supply potential V DDFrom 3V to 5V
The potential of each node when changing is shown, and the vertical axis shows
Shows the square root of the source-gate current of the transistor
FIG. In the figure, VTen, V11, V12, V13Is
The potential of each node 10, 11, 12, 13 IFive 1/2, I
6 1/2, I7 1/2, I8 1/2, I9 1/2Are P type MO
S transistor 5, N type MOS transistor 6, N type M
OS transistor 7, P-type MOS transistor 8, N-type
Square of source-drain current of MOS transistor 9
Subscripts attached to symbols indicating root, potential and square root of current
a is the power supply potential VDDIs the value when 3V, b is the power supply potential VDDBut
The value at 5 V is shown. In addition, the straight line M5 of the characteristic diagram
The inclination of M9 is the source of the MOS transistors 5 to 9, respectively.
・ Source-drain current against changes in gate voltage
It shows the rate of change.
【００２１】まず、電源電位ＶDD＝３Ｖの時、ノード１
０の電位Ｖ10は抵抗３，４で電源電位ＶDDと接地電位Ｇ
ＮＤとの電位差が分割されて定まり、その値はＶ10a で
ある。図２（ａ）に示すように、Ｐ型ＭＯＳトランジス
タ５のゲートの電位はＶ10a 、ソースの電位はＶDDであ
り、この電位差によってソース・ドレイン間電流Ｉ5 が
Ｉ5aに定まる。そして、Ｎ型ＭＯＳトランジスタ６とＰ
型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ７と
のソースとドレインが直列に接続されていることから、
Ｎ型ＭＯＳトランジスタ６のソース・ドレイン間の電流
値Ｉ6a＝Ｉ5aとなり、図２（ｂ）に示すように、Ｎ型Ｍ
ＯＳトランジスタ６のソース・ゲート間電圧とソース・
ドレイン間電流との関係からＮ型ＭＯＳトランジスタ６
のソース・ドレイン間電圧が定まる。しかし、Ｎ型ＭＯ
Ｓトランジスタ７のゲート・ソース間電圧分（＝ノード
１２の電位Ｖ12a ）だけノード１１の電位Ｖ11が上昇
し、Ｎ型ＭＯＳトランジスタ９のゲート電位Ｖ11がＶ
11a1に定まる。そのため、Ｎ型ＭＯＳトランジスタ９の
ゲート・ソース間電流Ｉ9 が従来に比べて上昇し、Ｉ
9a1 に定まる。また、Ｐ型ＭＯＳトランジスタ８のソー
ス・ドレイン間電流Ｉ8 は、Ｐ型ＭＯＳトランジスタ８
とＮ型ＭＯＳトランジスタ９がソース・ドレインを直列
に接続していることから、Ｎ型ＭＯＳトランジスタ９の
ソース・ドレイン間電流Ｉ9 と等しく、Ｉ8a1 ＝Ｉ9a1
であり、図２（ｃ）に示すように、Ｐ型ＭＯＳトランジ
スタ８のゲート・ソース間電圧が定まり、Ｐ型ＭＯＳト
ランジスタ８のゲート電位（＝ノード１３の電位）Ｖ13
の値が従来に比べて上昇し、Ｖ13a1に決まる。そして、
このノード１３の電位と電源電位ＶDDとの電位差を基準
電圧とする。First, when the power supply potential V DD = 3V, the node 1
The potential V 10 of 0 is the resistors 3 and 4 and the power source potential V DD and the ground potential G.
The potential difference from ND is determined by being divided, and the value is V 10a . As shown in FIG. 2A, the gate potential of the P-type MOS transistor 5 is V 10a and the source potential is V DD , and the source-drain current I 5 is determined to I 5a by this potential difference. The N-type MOS transistor 6 and P
Since the sources and drains of the N-type MOS transistor 5 and the N-type MOS transistor 7 are connected in series,
The current value I 6a between the source and drain of the N-type MOS transistor 6 becomes I 5a , and as shown in FIG.
The source-gate voltage of the OS transistor 6 and the source
From the relation with the drain current, the N-type MOS transistor 6
The source-drain voltage of is determined. However, N type MO
The potential V 11 of the node 11 rises by the amount of the gate-source voltage of the S transistor 7 (= the potential V 12a of the node 12 ), and the gate potential V 11 of the N-type MOS transistor 9 becomes V 11.
Set to 11a1 . Therefore, the gate-source current I 9 of the N-type MOS transistor 9 rises as compared with the conventional one, and I
Set to 9a1 . The source-drain current I 8 of the P-type MOS transistor 8 is
And the N-type MOS transistor 9 have their sources and drains connected in series, they are equal to the source-drain current I 9 of the N-type MOS transistor 9, and I 8a1 = I 9a1
As shown in FIG. 2C, the gate-source voltage of the P-type MOS transistor 8 is determined, and the gate potential of the P-type MOS transistor 8 (= potential of the node 13) V 13
Is increased compared to the conventional value, and is determined by V 13a1 . And
The potential difference between the potential of the node 13 and the power supply potential V DD is used as the reference voltage.
【００２２】次に、電源電位ＶDD＝５Ｖの時、電源電位
ＶDD＝３Ｖの時と同様に、ノード１０の電位Ｖ10は抵抗
３，４で電源電位ＶDDと接地電位ＧＮＤとの電位差が分
割されて定まり、その値はＶ10b である。図２（ａ）に
示すように、Ｐ型ＭＯＳトランジスタ５のゲートの電位
はＶ10b 、ソースの電位はＶDDであり、この電位差によ
ってソース・ドレイン間電流Ｉ5 がＩ5bに定まる。そし
て、Ｎ型ＭＯＳトランジスタ６とＰ型ＭＯＳトランジス
タ５のソースとドレインが直列に接続されていることか
ら、Ｎ型ＭＯＳトランジスタ６のソース・ドレイン間の
電流値Ｉ6b＝Ｉ5bとなり、図２（ｂ）に示すように、Ｎ
型ＭＯＳトランジスタ６のソース・ドレイン間電圧とソ
ース・ドレイン間電圧との関係からＮ型ＭＯＳトランジ
スタ６とＮ型ＭＯＳトランジスタ９のゲート電位Ｖ11が
Ｖ11b1に定まる。しかし、Ｎ型ＭＯＳトランジスタ７の
ゲート・ソース間電圧分（＝ノード１２の電位Ｖ12b ）
だけノード１１の電位Ｖ11が上昇している。そのため、
Ｎ型ＭＯＳトランジスタ９のソース・ドレイン間電流Ｉ
9 が上昇し、Ｉ9b1 に定まる。また、Ｐ型ＭＯＳトラン
ジスタ８のソース・ドレイン間電流Ｉ8 は、Ｐ型ＭＯＳ
トランジスタ８とＮ型ＭＯＳトランジスタ９がソース・
ドレインを直列に接続していることから、Ｎ型ＭＯＳト
ランジスタ９のソース・ドレイン間電流Ｉ9 と等しく、
Ｉ8b1 ＝Ｉ9b1 であり、図２（ｃ）に示すように、Ｐ型
ＭＯＳトランジスタ８のゲート・ソース間電圧が定ま
り、Ｐ型ＭＯＳトランジスタ８のゲート電位（＝ノード
１３の電位）Ｖ13の値が従来に比べて上昇し、Ｖ13b1に
決まる。このように、Ｐ型ＭＯＳトランジスタ９のソー
ス・ドレイン間電流が増加し、安定する。また、Ｐ型Ｍ
ＯＳトランジスタ８のソース・ドレイン間電圧が大きく
なり、出力端子１３に出力される基準電位も電源電位か
ら離れた値に設定できる。Next, when the power source potential V DD = 5 V, the potential V 10 of the node 10 is the resistance difference between the power source potential V DD and the ground potential GND as in the case of the power source potential V DD = 3 V. Is divided and determined, and the value is V 10b . As shown in FIG. 2A, the gate potential of the P-type MOS transistor 5 is V 10b and the source potential thereof is V DD , and the source-drain current I 5 is set to I 5b by this potential difference. Since the sources and drains of the N-type MOS transistor 6 and the P-type MOS transistor 5 are connected in series, the current value I 6b between the source and the drain of the N-type MOS transistor 6 becomes I 5b , which is shown in FIG. As shown in b), N
The gate potential V 11 of the N-type MOS transistor 6 and the N-type MOS transistor 9 is set to V 11b1 from the relationship between the source-drain voltage of the type MOS transistor 6 and the source-drain voltage. However, the gate-source voltage of the N-type MOS transistor 7 (= the potential V 12b of the node 12)
Only the potential V 11 of the node 11 is rising. for that reason,
Source-drain current I of N-type MOS transistor 9
9 rises and becomes I 9b1 . The source-drain current I 8 of the P-type MOS transistor 8 is
Transistor 8 and N-type MOS transistor 9 are sources
Since the drains are connected in series, it is equal to the source-drain current I 9 of the N-type MOS transistor 9,
Since I 8b1 = I 9b1 , the gate-source voltage of the P-type MOS transistor 8 is determined, and the gate potential (= potential of the node 13) V 13 of the P-type MOS transistor 8 is determined as shown in FIG. 2C. The value increases compared to the conventional value and is determined by V 13b1 . Thus, the source-drain current of the P-type MOS transistor 9 increases and stabilizes. Also, P type M
The source-drain voltage of the OS transistor 8 increases, and the reference potential output to the output terminal 13 can be set to a value apart from the power supply potential.
【００２３】電源電位ＶDD＝３Ｖ時と電源電位ＶDD＝５
Ｖ時とにおいて、各々トランジスタの飽和領域における
ゲート・ソース間電圧の変化に対するソース・ドレイン
間電流の変化の割合の関係から、図２（ａ）〜図２
（ｃ）に示すとおり、ノード１０の電位Ｖ10とノード１
３の電位Ｖ13が定まり、この時、図２（ａ）〜図２
（ｃ）に示すとおり、ノード１０の電位Ｖ10の変化の割
合よりノード１３の電位Ｖ13の変化の割合が小さい。つ
まり、｜Ｖ10b −Ｖ10a ｜＞｜Ｖ13b1−Ｖ13a1｜であ
る。Power supply potential V DD = 3 V and power supply potential V DD = 5
2 (a) to FIG. 2 from the relationship of the ratio of the change in the source-drain current to the change in the gate-source voltage in the saturation region of the transistor at V time.
As shown in (c), the potential V 10 of the node 10 and the node 1
3 is determined, and at this time, the potential V 13 of FIG.
As shown in (c), the change rate of the potential V 13 of the node 13 is smaller than the change rate of the potential V 10 of the node 10. That, | V 10b -V 10a |> | V 13b1 -V 13a1 | a.
【００２４】なお、上記実施例では、電圧降下手段とし
てＮ型ＭＯＳトランジスタを用いたが、Ｐ型ＭＯＳトラ
ンジスタを用いてもよく、ノード１２にＰ型ＭＯＳトラ
ンジスタのソースを接続し、ノード２にドレイン及びゲ
ートを接続すれば、上記実施例と同様の効果を奏する。Although the N-type MOS transistor is used as the voltage drop means in the above embodiment, a P-type MOS transistor may be used, and the source of the P-type MOS transistor is connected to the node 12 and the drain is connected to the node 2. By connecting the gate and the gate, the same effect as that of the above embodiment can be obtained.
【００２５】また、上記実施例では、第３の電界効果ト
ランジスタとしてＰ型ＭＯＳトランジスタ８を用いた
が、Ｎ型ＭＯＳトランジスタを用いてもよく、ノード１
にドレイン及びゲートを接続し、Ｎ型ＭＯＳトランジス
タ９のドレインにドレインを接続すれば、上記実施例と
同様の効果を奏する。Although the P-type MOS transistor 8 is used as the third field effect transistor in the above embodiment, an N-type MOS transistor may be used instead of the node 1
If the drain and the gate are connected to and the drain is connected to the drain of the N-type MOS transistor 9, the same effect as that of the above-described embodiment is obtained.
【００２６】更に、ノード１を接地電位ＧＮＤにし、ノ
ード２を電源電位ＶDDに設定した場合、ノード１にソー
スを接続し、ノード１０にゲートを接続した第１のＮ型
ＭＯＳトランジスタと、第１のＮ型ＭＯＳトランジスタ
のドレインにドレイン及びゲートを接続した第２のＰ型
ＭＯＳトランジスタと、第２のＰ型ＭＯＳトランジスタ
のソースにドレイン及びゲートを接続し、ノード２にソ
ースを接続した第３のＰ型ＭＯＳトランジスタと、ノー
ド１にソースを接続し、ゲートをドレインに接続した第
４のＮ型ＭＯＳトランジスタと、第４のＮ型ＭＯＳトラ
ンジスタのドレインにドレインを接続し、第２のＰ型Ｍ
ＯＳトランジスタのゲートにゲートを接続し、ノード２
にソースを接続した第５のＰ型ＭＯＳトランジスタとで
基準電圧発生回路を構成し、第４の電界効果トランジス
タのソースとドレインとの間の電圧を基準電圧としても
よく、上記実施例と同様の効果を奏する。When the node 1 is set to the ground potential GND and the node 2 is set to the power supply potential V DD , the source is connected to the node 1 and the gate is connected to the node 10. A second P-type MOS transistor in which the drain and the gate are connected to the drain of the first N-type MOS transistor, and a drain and a gate are connected to the source of the second P-type MOS transistor and a source is connected to the node 2. P-type MOS transistor, a fourth N-type MOS transistor in which the source is connected to node 1 and the gate is connected to the drain, and a drain is connected to the drain of the fourth N-type MOS transistor to form a second P-type MOS transistor. M
The gate is connected to the gate of the OS transistor, and the node 2
A reference voltage generating circuit may be configured with the fifth P-type MOS transistor whose source is connected to the reference voltage, and the voltage between the source and drain of the fourth field effect transistor may be used as the reference voltage. Produce an effect.
【００２７】またこのとき、電圧降下手段として第５の
Ｐ型ＭＯＳトランジスタを用いる代わりに、Ｎ型ＭＯＳ
トランジスタを用いてもよく、第２のＰ型ＭＯＳトラン
ジスタのソースにＮ型ＭＯＳトランジスタのソースを接
続し、ノード２にドレイン及びゲートを接続すれば、上
記実施例と同様の効果を奏する。At this time, instead of using the fifth P-type MOS transistor as the voltage drop means, an N-type MOS transistor is used.
A transistor may be used, and if the source of the second P-type MOS transistor is connected to the source of the N-type MOS transistor and the drain and the gate are connected to the node 2, the same effect as that of the above-described embodiment is obtained.
【００２８】さらにこのとき、第３の電界効果トランジ
スタとしてＮ型ＭＯＳトランジスタを用いたが、Ｐ型Ｍ
ＯＳトランジスタを用いてもよく、ノード１にドレイン
及びゲートを接続し、第４のＰ型ＭＯＳトランジスタの
ドレインにドレインを接続すれば、上記実施例と同様の
効果を奏する。At this time, an N-type MOS transistor is used as the third field effect transistor, but a P-type M transistor is used.
An OS transistor may be used, and if the drain and the gate are connected to the node 1 and the drain is connected to the drain of the fourth P-type MOS transistor, the same effect as that of the above embodiment can be obtained.
【００２９】次に、第２実施例について図３及び図５を
用いて説明する。図３は、この発明の第２実施例による
基準電圧発生回路の回路図である。図３において１４は
抵抗、１５はノードであり、他の図１と同一符号は図１
と同一内容を示す。Next, a second embodiment will be described with reference to FIGS. 3 and 5. FIG. 3 is a circuit diagram of a reference voltage generating circuit according to the second embodiment of the present invention. In FIG. 3, reference numeral 14 is a resistor and 15 is a node.
Shows the same contents as.
【００３０】そして、回路の構成は、図１において電圧
降下手段として用いたＮ型ＭＯＳトランジスタ７に代え
て、抵抗１４を用いており、Ｎ型ＭＯＳトランジスタ６
のソースに抵抗１４の一方端を接続し、ノード２に他方
端を接続している。他の構成は図１と同様である。The circuit configuration uses a resistor 14 in place of the N-type MOS transistor 7 used as the voltage drop means in FIG.
Of the resistor 14 is connected to one end of the resistor 14, and the other end is connected to the node 2. Other configurations are similar to those in FIG.
【００３１】また、図５に示すようにこの回路の動作
は、電源電位が３Ｖの時、第１の実施例と同様に、ソー
ス・ドレイン間電流Ｉ5 がＩ5aが定まり、そして、Ｎ型
ＭＯＳトランジスタ６とＰ型ＭＯＳトランジスタ５とＮ
型ＭＯＳトランジスタ７とのソースとドレインが直列に
接続されていることから、Ｎ型ＭＯＳトランジスタ６の
ソース・ドレイン間の電流値Ｉ6a＝Ｉ5aとなり、図５
（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ６のソー
ス・ゲート間電圧とソース・ドレイン間電流との関係か
らＮ型ＭＯＳトランジスタ６のソース・ドレイン間電圧
が定まる。しかし、抵抗１４の電圧降下分（＝ノード１
５の電位Ｖ15a ）だけノード１１の電位Ｖ11が上昇し、
Ｎ型ＭＯＳトランジスタ９のゲート電位Ｖ11がＶ11a2に
定まる。そのため、Ｎ型ＭＯＳトランジスタ９のゲート
・ソース間電流Ｉ9 が従来に比べて上昇し、Ｉ9a2 に定
まる。また、Ｐ型ＭＯＳトランジスタ８のソース・ドレ
イン間電流Ｉ8 は、Ｐ型ＭＯＳトランジスタ８とＮ型Ｍ
ＯＳトランジスタ９がソース・ドレインを直列に接続し
ていることから、Ｎ型ＭＯＳトランジスタ９のソース・
ドレイン間電流Ｉ9 と等しく、Ｉ8a2 ＝Ｉ9a2 であり、
図５（ｃ）に示すように、Ｐ型ＭＯＳトランジスタ８の
ゲート・ソース間電圧が定まり、Ｐ型ＭＯＳトランジス
タ８のゲート電位（＝ノード１３の電位）Ｖ13の値が従
来に比べて上昇し、Ｖ13a2に決まる。そして、このノー
ド１３の電位と電源電位ＶDDとの電位差を基準電圧とす
る。Further, as shown in FIG. 5, the operation of this circuit is such that when the power supply potential is 3 V, the source-drain current I 5 is determined as I 5a as in the first embodiment, and the N-type MOS transistor 6, P-type MOS transistor 5 and N
Since the source and the drain of the N-type MOS transistor 7 are connected in series, the current value I 6a between the source and the drain of the N-type MOS transistor 6 becomes I 5a , which is shown in FIG.
As shown in (b), the source-drain voltage of the N-type MOS transistor 6 is determined from the relationship between the source-gate voltage and the source-drain current of the N-type MOS transistor 6. However, the voltage drop of the resistor 14 (= node 1
The potential V 11 of the voltage V 15a) only the node 11 5 is increased,
The gate potential V 11 of the N-type MOS transistor 9 is set to V 11a2 . Therefore, the gate-source current I 9 of the N-type MOS transistor 9 rises as compared with the conventional case, and is set to I 9a2 . The source-drain current I 8 of the P-type MOS transistor 8 is the same as that of the P-type MOS transistor 8 and the N-type M.
Since the source / drain of the OS transistor 9 is connected in series, the source / drain of the N-type MOS transistor 9 is
Equal to the drain current I 9 and I 8a2 = I 9a2 ,
As shown in FIG. 5C, the gate-source voltage of the P-type MOS transistor 8 is determined, and the value of the gate potential (= potential of the node 13) V 13 of the P-type MOS transistor 8 rises as compared with the conventional case. , V 13a2 . Then, the potential difference between the potential of the node 13 and the power supply potential V DD is used as the reference voltage.
【００３２】更に、電源電位ＶDD＝５Ｖの時、電源電位
ＶDD＝３Ｖの時と同様に、ソース・ドレイン間電流Ｉ5
がＩ5bに定まり、そして、Ｎ型ＭＯＳトランジスタ６と
Ｐ型ＭＯＳトランジスタ５のソースとドレインが直列に
接続されていることから、Ｎ型ＭＯＳトランジスタ６の
ソース・ドレイン間の電流値Ｉ6b＝Ｉ5bとなり、図５
（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ６のソー
ス・ドレイン間電圧とソース・ドレイン間電圧との関係
からＮ型ＭＯＳトランジスタ６とＮ型ＭＯＳトランジス
タ９のゲート電位Ｖ11がＶ11b2に定まる。しかし、抵抗
１４の電圧降下分（＝ノード１５の電位Ｖ15b ）だけノ
ード１１の電位Ｖ11が上昇している。そのため、Ｎ型Ｍ
ＯＳトランジスタ９のソース・ドレイン間電流Ｉ9 が上
昇し、Ｉ9b2 に定まる。また、Ｐ型ＭＯＳトランジスタ
８のソース・ドレイン間電流Ｉ8 は、Ｐ型ＭＯＳトラン
ジスタ８とＮ型ＭＯＳトランジスタ９がソース・ドレイ
ンを直列に接続していることから、Ｎ型ＭＯＳトランジ
スタ９のソース・ドレイン間電流Ｉ9 と等しく、Ｉ8b2
＝Ｉ9b2 であり、図５（ｃ）に示すように、Ｐ型ＭＯＳ
トランジスタ８のゲート・ソース間電圧が定まり、Ｐ型
ＭＯＳトランジスタ８のゲート電位（＝ノード１３の電
位）Ｖ13の値が従来に比べて上昇し、Ｖ13b2に決まる。
このように、Ｐ型ＭＯＳトランジスタ９のソース・ドレ
イン間電流が増加し、安定する。また、Ｐ型ＭＯＳトラ
ンジスタ８のソース・ドレイン間電圧が大きくなり、出
力端子１３に出力される基準電位も電源電位から離れた
値に設定できる。しかし、電圧降下手段としてＭＯＳト
ランジスタに代えて抵抗を用いた場合、製造は容易にな
るが、電流Ｉ5 が小さいとき、抵抗１４の電圧降下が大
きくならず、そのため、Ｎ型ＭＯＳトランジスタ９のソ
ース・ドレイン間電流Ｉ９ も大きくならないので、こ
の点においてＭＯＳトランジスタを電圧降下手段として
用いるのが有利である。Further, when the power source potential V DD = 5V, the source-drain current I 5 is the same as when the power source potential V DD = 3V.
Is determined as I 5b , and the sources and drains of the N-type MOS transistor 6 and the P-type MOS transistor 5 are connected in series. Therefore, the current value I 6b between the source and drain of the N-type MOS transistor 6 is I 6b = I 5b , as shown in FIG.
As shown in (b), the gate potential V 11 of the N-type MOS transistor 6 and the N-type MOS transistor 9 is set to V 11b2 from the relationship between the source-drain voltage and the source-drain voltage of the N-type MOS transistor 6. .. However, the potential V 11 of the node 11 has risen by the amount of the voltage drop of the resistor 14 (= the potential V 15b of the node 15). Therefore, N type M
The source-drain current I 9 of the OS transistor 9 rises and is set to I 9b2 . The source-drain current I 8 of the P-type MOS transistor 8 is the source-drain current of the N-type MOS transistor 9 because the P-type MOS transistor 8 and the N-type MOS transistor 9 have their sources and drains connected in series. Equal to drain current I 9 , I 8b2
= I 9b2 , and as shown in FIG.
The gate-source voltage of the transistor 8 is determined, and the value of the gate potential (= potential of the node 13) V 13 of the P-type MOS transistor 8 rises as compared with the conventional case and is determined to V 13b2 .
Thus, the source-drain current of the P-type MOS transistor 9 increases and stabilizes. Further, the source-drain voltage of the P-type MOS transistor 8 increases, and the reference potential output to the output terminal 13 can be set to a value distant from the power supply potential. However, when a resistor is used as the voltage drop means instead of the MOS transistor, the manufacturing is easy, but when the current I 5 is small, the voltage drop of the resistor 14 does not increase, so that the source of the N-type MOS transistor 9 is not generated. Since the drain current I 9 does not increase, it is advantageous to use the MOS transistor as a voltage drop means in this respect.
【００３３】次に、第３実施例について図４及び図６を
用いて説明する。図４は、この発明の第３実施例による
基準電圧発生回路の回路図である。図４において１６は
ダイオード、１７はノードであり、他の図１と同一符号
は図１と同一内容を示す。Next, a third embodiment will be described with reference to FIGS. 4 and 6. FIG. 4 is a circuit diagram of a reference voltage generating circuit according to the third embodiment of the present invention. In FIG. 4, 16 is a diode and 17 is a node, and the same reference numerals as those in FIG. 1 denote the same contents as those in FIG.
【００３４】そして、回路の構成は、図１において電圧
降下手段として用いたＮ型ＭＯＳトランジスタ７に代え
て、ダイオード１６を用いており、Ｎ型ＭＯＳトランジ
スタ６のソースにダイオード１６のアノードを接続し、
ノード２にカソードを接続している。他の構成は図１と
同様である。In the circuit configuration, a diode 16 is used in place of the N-type MOS transistor 7 used as the voltage drop means in FIG. 1, and the anode of the diode 16 is connected to the source of the N-type MOS transistor 6. ,
The cathode is connected to node 2. Other configurations are similar to those in FIG.
【００３５】また、図６に示すようにこの回路の動作
は、電源電位が３Ｖの時、第１の実施例と同様に、ソー
ス・ドレイン間電流Ｉ５ がＩ5aが定まり、そして、Ｎ
型ＭＯＳトランジスタ６とＰ型ＭＯＳトランジスタ５と
Ｎ型ＭＯＳトランジスタ７とのソースとドレインが直列
に接続されていることから、Ｎ型ＭＯＳトランジスタ６
のソース・ドレイン間の電流値Ｉ6a＝Ｉ5aとなり、図６
（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ６のソー
ス・ゲート間電圧とソース・ドレイン間電流との関係か
らＮ型ＭＯＳトランジスタ６のソース・ドレイン間電圧
が定まる。しかし、ダイオード１６の電圧降下分（＝ノ
ード１７の電位Ｖ17）だけノード１１の電位Ｖ11が上昇
し、Ｎ型ＭＯＳトランジスタ９のゲート電位Ｖ11がＶ
11a3に定まる。そのため、Ｎ型ＭＯＳトランジスタ９の
ゲート・ソース間電流Ｉ9 が従来に比べて上昇し、Ｉ
9a3 に定まる。また、Ｐ型ＭＯＳトランジスタ８のソー
ス・ドレイン間電流Ｉ8 は、Ｐ型ＭＯＳトランジスタ８
とＮ型ＭＯＳトランジスタ９がソース・ドレインを直列
に接続していることから、Ｎ型ＭＯＳトランジスタ９の
ソース・ドレイン間電流Ｉ9 と等しく、Ｉ8a3 ＝Ｉ9a3
であり、図６（ｃ）に示すように、Ｐ型ＭＯＳトランジ
スタ８のゲート・ソース間電圧が定まり、Ｐ型ＭＯＳト
ランジスタ８のゲート電位（＝ノード１３の電位）Ｖ13
の値が従来に比べて上昇し、Ｖ13a3に決まる。そして、
このノード１３の電位と電源電位ＶDDとの電位差を基準
電圧とする。As shown in FIG. 6, the operation of this circuit is such that when the power supply potential is 3 V, the source-drain current I 5 is determined to be I 5a as in the first embodiment, and N
Since the sources and drains of the N-type MOS transistor 6, the P-type MOS transistor 5, and the N-type MOS transistor 7 are connected in series, the N-type MOS transistor 6
The current value between the source and drain of I6a = I5a ,
As shown in (b), the source-drain voltage of the N-type MOS transistor 6 is determined from the relationship between the source-gate voltage and the source-drain current of the N-type MOS transistor 6. However, the potential V 11 of the node 11 rises by the amount of the voltage drop of the diode 16 (= the potential V 17 of the node 17 ), and the gate potential V 11 of the N-type MOS transistor 9 becomes V 11.
Determined to 11a3 . Therefore, the gate-source current I 9 of the N-type MOS transistor 9 rises as compared with the conventional one, and I
Set to 9a3 . The source-drain current I 8 of the P-type MOS transistor 8 is
And the N-type MOS transistor 9 have their sources and drains connected in series, they are equal to the source-drain current I 9 of the N-type MOS transistor 9, and I 8a3 = I 9a3
As shown in FIG. 6C, the gate-source voltage of the P-type MOS transistor 8 is determined, and the gate potential of the P-type MOS transistor 8 (= potential of the node 13) V 13
Is increased compared to the conventional value and is determined to V 13a3 . And
The potential difference between the potential of the node 13 and the power supply potential V DD is used as the reference voltage.
【００３６】更に、電源電位ＶDD＝５Ｖの時、電源電位
ＶDD＝３Ｖの時と同様に、ソース・ドレイン間電流Ｉ5
がＩ5bに定まり、そして、Ｎ型ＭＯＳトランジスタ６と
Ｐ型ＭＯＳトランジスタ５のソースとドレインが直列に
接続されていることから、Ｎ型ＭＯＳトランジスタ６の
ソース・ドレイン間の電流値Ｉ6b＝Ｉ5bとなり、図６
（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ６のソー
ス・ドレイン間電圧とソース・ドレイン間電圧との関係
からＮ型ＭＯＳトランジスタ６とＮ型ＭＯＳトランジス
タ９のゲート電位Ｖ11がＶ11b3に定まる。しかし、ダイ
オード１６の電圧降下分（＝ノード１７の電位Ｖ17）だ
けノード１１の電位Ｖ11が上昇している。そのため、Ｎ
型ＭＯＳトランジスタ９のソース・ドレイン間電流Ｉ9
が上昇し、Ｉ9b3 に定まる。また、Ｐ型ＭＯＳトランジ
スタ８のソース・ドレイン間電流Ｉ8 は、Ｐ型ＭＯＳト
ランジスタ８とＮ型ＭＯＳトランジスタ９がソース・ド
レインを直列に接続していることから、Ｎ型ＭＯＳトラ
ンジスタ９のソース・ドレイン間電流Ｉ9 と等しく、Ｉ
8b3 ＝Ｉ9b3 であり、図６（ｃ）に示すように、Ｐ型Ｍ
ＯＳトランジスタ８のゲート・ソース間電圧が定まり、
Ｐ型ＭＯＳトランジスタ８のゲート電位（＝ノード１３
の電位）Ｖ13の値が従来に比べて上昇し、Ｖ13b3に決ま
る。このように、Ｐ型ＭＯＳトランジスタ９のソース・
ドレイン間電流が増加し、安定する。また、Ｐ型ＭＯＳ
トランジスタ８のソース・ドレイン間電圧が大きくな
り、出力端子１３に出力される基準電位も電源電位から
離れた値に設定できる。Further, when the power source potential V DD = 5V, the source-drain current I 5 is the same as when the power source potential V DD = 3V.
Is determined as I 5b , and the sources and drains of the N-type MOS transistor 6 and the P-type MOS transistor 5 are connected in series. Therefore, the current value I 6b between the source and drain of the N-type MOS transistor 6 is I 6b = I 5b , as shown in FIG.
As shown in (b), the gate potential V 11 of the N-type MOS transistor 6 and the N-type MOS transistor 9 is set to V 11b3 from the relationship between the source-drain voltage of the N-type MOS transistor 6 and the source-drain voltage. .. However, the potential V 11 of the node 11 has risen by the amount of the voltage drop of the diode 16 (= the potential V 17 of the node 17 ). Therefore, N
Source-drain current I 9 of the MOS transistor 9
Rises to I 9b3 . The source-drain current I 8 of the P-type MOS transistor 8 is the source-drain current of the N-type MOS transistor 9 because the P-type MOS transistor 8 and the N-type MOS transistor 9 have their sources and drains connected in series. It is equal to the drain current I 9 ,
8b3 = a I 9b3, as illustrated in FIG. 6 (c), P-type M
The gate-source voltage of the OS transistor 8 is determined,
Gate potential of P-type MOS transistor 8 (= node 13
The value of V 13 ) rises as compared with the conventional case and is determined to be V 13b3 . In this way, the source of the P-type MOS transistor 9
The drain current increases and stabilizes. In addition, P-type MOS
The source-drain voltage of the transistor 8 increases, and the reference potential output to the output terminal 13 can be set to a value apart from the power supply potential.
【００３７】次に、第４実施例について図９を用いて説
明する。Ｐ型ＭＯＳトランジスタ８とＮ型ＭＯＳトラン
ジスタ９との間に直列にＰ型ＭＯＳトランジスタ２１，
２２が接続されている。そして、Ｐ型ＭＯＳトランジス
タ２１，２２のゲートは各々接続点２３，２４で自己の
ドレインに接続されている。このＰ型ＭＯＳトランジス
タ２１，２２を回路に挿入した以外は図１に示した第１
実施例の基準電圧発生回路と同様である。第１実施例に
おいて電源電位ＶDDと接地電位ＧＮＤ間の電位差によら
ず、出力端子２０から電源電位ＶDDとの電位差がほぼ一
定の基準電位が得られるのと同様に、第４実施例におい
ても出力端子２０から電源電位ＶDDとの電位差がほぼ一
定の基準電位が得られる。さらに、第１実施例と同様に
Ｐ型ＭＯＳトランジスタ９のソース・ドレイン間電流が
電源電位ＶDDと接地電位ＧＮＤの間の電位差によらず、
ほぼ一定で安定しているので、第４実施例においては、
出力端子２５，２６からも電源電位ＶDDとの電位差が電
源電位ＶDDと接地電位ＧＮＤ間の電位差によらずほぼ一
定で、電位が出力端子２０の電位とは異なる基準電位が
得られる。Next, a fourth embodiment will be described with reference to FIG. A P-type MOS transistor 21 and a P-type MOS transistor 21 are connected in series between the P-type MOS transistor 8 and the N-type MOS transistor 9.
22 is connected. The gates of the P-type MOS transistors 21 and 22 are connected to their drains at connection points 23 and 24, respectively. 1 except that the P-type MOS transistors 21 and 22 are inserted in the circuit.
This is similar to the reference voltage generation circuit of the embodiment. In the same manner as in the first embodiment, the reference potential having a substantially constant potential difference from the power supply potential V DD is obtained from the output terminal 20 regardless of the potential difference between the power supply potential V DD and the ground potential GND. Also, a reference potential having a substantially constant potential difference from the power supply potential V DD is obtained from the output terminal 20. Further, as in the first embodiment, the source-drain current of the P-type MOS transistor 9 does not depend on the potential difference between the power supply potential V DD and the ground potential GND.
Since it is almost constant and stable, in the fourth embodiment,
Almost regardless of the potential difference between the potential difference between the power supply potential V DD from the output terminals 25, 26 is the power supply potential V DD ground potential GND constant, different reference potential is obtained from the potential of the output terminal 20.
【００３８】なお、上記各実施例では、基準電圧を得る
ための電圧降下手段としてＰ型ＭＯＳトランジスタ８，
２１，２２を使用したが、Ｎ型ＭＯＳトランジスタ、抵
抗体、ダイオードで使用してもよく、またその組み合せ
であっても上記各実施例と同様の効果を奏する。In each of the above embodiments, the P-type MOS transistor 8 is used as the voltage drop means for obtaining the reference voltage.
Although 21 and 22 are used, they may be used as N-type MOS transistors, resistors, and diodes, and even if they are used in combination, the same effects as those of the above-described respective embodiments can be obtained.
【００３９】また、第４実施例において、基準電圧を得
るための電圧効果手段として電圧降下手段を３段接続し
た場合を示したが、接続する段数は任意に選択すること
ができ、必要に応じて適当な段数を設ければよい。Further, in the fourth embodiment, the case where the voltage drop means is connected in three stages as the voltage effect means for obtaining the reference voltage is shown, but the number of stages to be connected can be arbitrarily selected, and if necessary. Therefore, an appropriate number of stages may be provided.
【００４０】また、上記各実施例において、この発明を
第１，第２及び第３のトランジスタとして電界効果トラ
ンジスタを用いて構成した基準電圧発生回路に適用した
が、電界効果トランジスタ以外の絶縁ゲート型トランジ
スタ、あるいは、バイポーラトランジスタ等の他のトラ
ンジスタを用いて構成した基準電圧発生回路に適用して
もよく、その場合にも上記実施例と同様の効果を奏す
る。Further, in each of the above embodiments, the present invention is applied to the reference voltage generating circuit constituted by using field effect transistors as the first, second and third transistors, but it is an insulated gate type other than the field effect transistor. It may be applied to a reference voltage generating circuit configured by using a transistor or another transistor such as a bipolar transistor, and in that case, the same effect as that of the above-described embodiment can be obtained.
【００４１】[0041]
【発明の効果】以上のように、請求項１記載の発明の基
準電圧発生回路によれば、第２接続ノードと第３電位ノ
ードとの間に接続された電圧降下手段を備えて構成され
ており、この電圧降下手段によって第３のトランジスタ
に流れる電流を増加し、回路の安定性を向上することが
できるという効果がある。As described above, according to the reference voltage generating circuit of the present invention, the voltage drop means connected between the second connection node and the third potential node is provided. Therefore, there is an effect that the current flowing in the third transistor can be increased by this voltage drop means and the stability of the circuit can be improved.
【００４２】また、請求項２記載の発明の基準電圧発生
回路によれば、第２接続ノードと第３電位ノードとの間
に接続された第１の電圧降下手段と、第１電位ノードと
基準電圧出力ノードとの間に接続された第２の電圧降下
手段とを備えて構成されており、第１の電圧降下手段に
よって第３のトランジスタに流れる電流を増加し、回路
の安定性を向上することができるという効果がある。ま
た、第３のトランジスタに流れる電流が増加することと
第２の電圧降下手段という簡単な構造とによって基準電
圧出力ノードに出力される電位を第１電位ノードの電位
と大きく異なり、かつ安定した電位とすることが容易に
できるという効果がある。According to the reference voltage generating circuit of the second aspect of the invention, the first voltage drop means connected between the second connection node and the third potential node, the first potential node and the reference. And a second voltage drop unit connected between the voltage output node and the second voltage drop unit. The first voltage drop unit increases the current flowing through the third transistor to improve the stability of the circuit. The effect is that you can. In addition, the electric potential output to the reference voltage output node is significantly different from the electric potential of the first electric potential node due to the increase in the current flowing through the third transistor and the simple structure of the second voltage lowering means, and the electric potential is stable. There is an effect that it can be easily done.
【００４３】また、請求項３記載の発明の基準電圧発生
回路によれば、第２接続ノードと第３電位ノードとの間
に接続された第１の電圧降下手段と、第１電位ノードと
基準電圧出力ノードとの間に接続され、隣接するものの
間の接続点が各々前記とは別の基準電圧出力ノードとな
った複数の第２の電圧降下手段とを備えて構成されてお
り、第１の電圧降下手段によって第３のトランジスタに
流れる電流を増加し、回路の安定性向上することができ
るという効果がある。第３のトランジスタに流れる電流
が増加することと複数の第２の電圧降下手段という簡単
な構造とによって基準電圧出力ノードに出力される電位
を第１の電位ノードの電位と大きく異なる電位とするこ
とが容易にできるという効果があり、さらに任意の第２
の電圧降下手段の別の基準電圧出力ノードの電位を基準
電位とすることにより、基準電圧出力ノードと接地電位
または電源電位とによりつくられる基準電圧以外に第２
の電圧降下手段の別の基準電圧出力ノード電位の組み合
せで様々な基準電圧を得ることができるという効果があ
る。Further, according to the reference voltage generating circuit of the present invention, the first voltage drop means connected between the second connection node and the third potential node, the first potential node and the reference. A plurality of second voltage drop means connected to the voltage output node, and the connection points between the adjacent ones are reference voltage output nodes different from the above. There is an effect that the current flowing in the third transistor can be increased by the voltage drop means and the stability of the circuit can be improved. The potential output to the reference voltage output node is set to a potential significantly different from the potential of the first potential node due to the increase of the current flowing through the third transistor and the simple structure of the plurality of second voltage drop means. It has the effect that it can be easily
By setting the potential of the other reference voltage output node of the voltage drop means of No. 2 as the reference potential, a second reference voltage other than the reference voltage generated by the reference voltage output node and the ground potential or the power supply potential is used.
There is an effect that various reference voltages can be obtained by combining different reference voltage output node potentials of the voltage drop means.
【００４４】また、請求項４記載の発明の基準電圧発生
回路によれば、第１，第２及び第３の絶縁ゲート型トラ
ンジスタを備え、第１，第２及び第３電位ノードが順に
電位が異なるように設定されており、第１電位ノードと
第３電位ノードとの間に流れる電流経路に対して第３電
位ノードと基準電圧出力ノードとの間に流れる電流経路
を独立した電流経路とすることができ、また、第１及び
第２ノードの電圧によって第１の絶縁ゲート型トランジ
スタに流れる電流を決定でき、設計が簡易で製造が容易
になり、必要とする基準電圧を発生する基準電圧発生回
路を容易に得ることができるという効果がある。According to the fourth aspect of the reference voltage generating circuit of the present invention, the first, second and third insulated gate type transistors are provided, and the first, second and third potential nodes sequentially have the potentials. Differently set, the current path flowing between the third potential node and the reference voltage output node is an independent current path with respect to the current path flowing between the first potential node and the third potential node. In addition, the current flowing through the first insulated gate transistor can be determined by the voltages of the first and second nodes, which simplifies the design and facilitates the manufacturing, and generates the required reference voltage. There is an effect that a circuit can be easily obtained.
【図１】この発明の第１実施例による基準電圧発生回路
の回路図である。FIG. 1 is a circuit diagram of a reference voltage generating circuit according to a first embodiment of the present invention.
【図２】この発明の第１実施例による基準電圧発生回路
の動作を示す電圧─電流特性図である。FIG. 2 is a voltage-current characteristic diagram showing an operation of the reference voltage generating circuit according to the first embodiment of the present invention.
【図３】この発明の第２実施例による基準電圧発生回路
の回路図である。FIG. 3 is a circuit diagram of a reference voltage generating circuit according to a second embodiment of the present invention.
【図４】この発明の第３実施例による基準電圧発生回路
の回路図である。FIG. 4 is a circuit diagram of a reference voltage generating circuit according to a third embodiment of the present invention.
【図５】この発明の第２実施例による基準電圧発生回路
の動作を示す電圧─電流特性図である。FIG. 5 is a voltage-current characteristic diagram showing an operation of the reference voltage generating circuit according to the second embodiment of the present invention.
【図６】この発明の第３実施例による基準電圧発生回路
の動作を示す電圧─電流特性図である。FIG. 6 is a voltage-current characteristic diagram showing an operation of a reference voltage generating circuit according to a third embodiment of the present invention.
【図７】従来の基準電圧発生回路の回路図である。FIG. 7 is a circuit diagram of a conventional reference voltage generating circuit.
【図８】従来の基準電圧発生回路の動作を示す電圧─電
流特性図である。FIG. 8 is a voltage-current characteristic diagram showing an operation of a conventional reference voltage generating circuit.
【図９】この発明の第４実施例による基準電圧発生回路
の回路図である。FIG. 9 is a circuit diagram of a reference voltage generating circuit according to a fourth embodiment of the present invention.
ＶDD 電源電位 ＧＮＤ 接地電位 １，２，１０ ノード ３，４ 抵抗 ５，８，２１，２２ Ｐ型ＭＯＳトランジスタ ６，７，９ Ｎ型ＭＯＳトランジスタ １１〜１３，１５，１７ ノード １４ 抵抗 １６ ダイオード ２０，２５，２６ 出力端子V DD power supply potential GND ground potential 1,2,10 node 3,4 resistance 5,8,21,22 P-type MOS transistor 6,7,9 N-type MOS transistor 11-13,15,17 node 14 resistance 16 diode 20 , 25, 26 output terminals
Claims (4)
に接続され、制御電極が第２電位ノードに接続された第
１のトランジスタと、 前記第１接続ノードと第２接続ノードとの間に接続さ
れ、制御電極が前記第１接続ノードに接続された第２の
トランジスタと、 前記第２接続ノードと第３電位ノードとの間に接続され
た電圧降下手段と、 基準電圧出力ノードと前記第３電位ノードとの間に接続
され、制御電極が前記第２のトランジスタの制御電極に
接続された第３のトランジスタと、を備えた基準電圧発
生回路。1. A first transistor connected between a first potential node and a first connection node and having a control electrode connected to a second potential node; and a first connection node and a second connection node. A second transistor connected between the control electrode and the first connection node; a voltage drop means connected between the second connection node and a third potential node; and a reference voltage output node A third transistor connected to the third potential node and having a control electrode connected to the control electrode of the second transistor.
に接続され、制御電極が第２電位ノードに接続された第
１のトランジスタと、 前記第１接続ノードと第２接続ノードとの間に接続さ
れ、制御電極が前記第１接続ノードに接続された第２の
トランジスタと、 前記第２接続ノードと第３電位ノードとの間に接続され
た第１の電圧降下手段と、 基準電圧出力ノードと前記第３電位ノードとの間に接続
され、制御電極が前記第２のトランジスタの制御電極に
接続された第３のトランジスタと、 前記第１電位ノードと前記基準電圧出力ノードとの間に
接続された第２の電圧降下手段と、を備えた基準電圧発
生回路。2. A first transistor connected between a first potential node and a first connection node and having a control electrode connected to a second potential node; and a first connection node and a second connection node. A second transistor connected between the control electrode and the first connection node; a first voltage drop unit connected between the second connection node and a third potential node; and a reference voltage A third transistor connected between an output node and the third potential node and having a control electrode connected to the control electrode of the second transistor; and between the first potential node and the reference voltage output node. A second reference voltage generating circuit connected to the second voltage reducing means.
に接続され、制御電極が第２電位ノードに接続された第
１のトランジスタと、 前記第１接続ノードと第２接続ノードとの間に接続さ
れ、制御電極が前記第１接続ノードに接続された第２の
トランジスタと、 前記第２接続ノードと第３電位ノードとの間に接続され
た第１の電圧降下手段と、 基準電圧出力ノードと前記第３電位ノードとの間に接続
され、制御電極が前記第２のトランジスタの制御電極に
接続された第３のトランジスタと、 前記第１電位ノードと前記基準電圧出力ノードとの間に
直列に接続され、隣接するものの間の接続点が各々前記
とは別の基準電圧出力ノードとなった複数の第２の電圧
降下手段と、を備えた基準電圧発生回路。3. A first transistor connected between a first potential node and a first connection node, the control electrode of which is connected to a second potential node; and the first connection node and the second connection node. A second transistor connected between the control electrode and the first connection node; a first voltage drop unit connected between the second connection node and a third potential node; and a reference voltage A third transistor connected between an output node and the third potential node and having a control electrode connected to the control electrode of the second transistor; and between the first potential node and the reference voltage output node. A plurality of second voltage drop means connected in series with each other, and the connection points between adjacent ones being reference voltage output nodes different from the above.
として絶縁ゲート型トランジスタを用い、前記第１，第
２及び第３電位ノードが順に電位が異なるように設定さ
れている請求項１記載の基準電圧発生回路。4. The insulated gate type transistors are used as the first, second and third transistors, and the first, second and third potential nodes are set to have different potentials in order. Reference voltage generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10278292A JPH05181553A (en) | 1991-09-24 | 1992-04-22 | Reference voltage generating circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24300391 | 1991-09-24 | ||
| JP3-243003 | 1991-09-24 | ||
| JP10278292A JPH05181553A (en) | 1991-09-24 | 1992-04-22 | Reference voltage generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181553A true JPH05181553A (en) | 1993-07-23 |
Family
ID=26443457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278292A Pending JPH05181553A (en) | 1991-09-24 | 1992-04-22 | Reference voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181553A (en) |
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- 1992-04-22 JP JP10278292A patent/JPH05181553A/en active Pending
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