JPH0517696Y2 - - Google Patents
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- JPH0517696Y2 JPH0517696Y2 JP9172984U JP9172984U JPH0517696Y2 JP H0517696 Y2 JPH0517696 Y2 JP H0517696Y2 JP 9172984 U JP9172984 U JP 9172984U JP 9172984 U JP9172984 U JP 9172984U JP H0517696 Y2 JPH0517696 Y2 JP H0517696Y2
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Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案はMOSトランジスタで構成されたLSI
の出力回路に関し、特に、オープンドレイン型の
出力端子に流れる電流を定電流化する定電流出力
回路に関する。[Detailed explanation of the invention] (a) Industrial application field This invention is an LSI composed of MOS transistors.
The present invention relates to an output circuit, and particularly relates to a constant current output circuit that makes the current flowing through an open-drain output terminal a constant current.
(ロ) 従来技術
一般に、MOSトランジスタで構成されたLSI
の出力回路形式にオープンドレイン型がある。こ
のオープンドレイン型出力回路は、本願出願人が
昭和58年11月30日に発行した「マイコン資料シリ
ーズNo.13LC6500シリーズユーザーズマニユアル」
の第65頁に記載されている。第１図は、そのオー
プンドレイン型出力回路であり、出力端子１には
ＰチヤンネルMOSトランジスタ２のドレインが
接続され、MOSトランジスタ２はインバータ３
の出力によつて駆動される。第１図に於いて、出
力端子１と電源VSS間には負荷４が接続されるが、
通常、負荷４は抵抗が用いられ、MOSトランジ
スタ２がオンしたときには、出力端子１から負荷
４に電流IDSが流れる。一方、MOSトランジスタ
２には、第２図の特性図に示す如く、負荷直線と
ゲート電圧VGSが交差する点の電流IDSが流れるの
であるが、MOSトランジスタ２を駆動するイン
バータ３の電源はVDD及びVSS（接地）であるた
め、MOSトランジスタ２のソースゲート間に印
加されるVGSは−VDDであり、−VDDのゲート電圧
では、MOSトランジスタ２は非飽和領域で動作
する。そこで、何らかの原因によつて電源VDDが
変動した場合、例えば第２図に於いてΔVDDだけ
高くなつた場合、あるいは、負荷４が変動した場
合、例えば第２図に於いて負荷直線が破線の如く
変化した場合には、MOSトランジスタ２のドレ
イン電流IDSが変化してしまう。従つて、LSIの外
部に於いて、出力端子１に流れる電流が一定であ
ることを要求する負荷にとつては不都合であつ
た。(b) Prior art In general, LSIs composed of MOS transistors
There is an open drain type output circuit format. This open drain type output circuit is described in "Microcomputer Material Series No. 13 LC6500 Series User's Manual" published by the applicant on November 30, 1981.
It is described on page 65 of . FIG. 1 shows the open drain type output circuit, in which the drain of a P channel MOS transistor 2 is connected to the output terminal 1, and the MOS transistor 2 is connected to the inverter 3.
is driven by the output of In Fig. 1, a load 4 is connected between the output terminal 1 and the power supply V SS .
Usually, a resistor is used as the load 4, and when the MOS transistor 2 is turned on, a current I DS flows from the output terminal 1 to the load 4. On the other hand, as shown in the characteristic diagram of FIG. 2, a current I DS flows through the MOS transistor 2 at the point where the load straight line and the gate voltage V GS intersect, but the power supply of the inverter 3 that drives the MOS transistor 2 is Since V DD and V SS (ground), the V GS applied between the source and gate of MOS transistor 2 is -V DD , and with a gate voltage of -V DD , MOS transistor 2 operates in the non-saturation region. . Therefore, if the power supply V DD fluctuates for some reason, for example, if it increases by ΔV DD in Figure 2, or if the load 4 fluctuates, for example, the load straight line in Figure 2 will change to a broken line. In this case, the drain current IDS of the MOS transistor 2 changes. Therefore, this is inconvenient for a load that requires a constant current flowing to the output terminal 1 outside the LSI.
(ハ) 考案の目的
本考案は、上述した点に鑑みて為されたもので
あり、出力端子に接続されたMOSトランジスタ
のゲートに印加される電圧を定電圧化すると共
に、MOSトランジスタを飽和領域で動作させる
ような電圧とすることにより、出力端子に流れる
電流を一定とすることを目的とする。(c) Purpose of the invention The present invention has been made in view of the above-mentioned points, and it makes the voltage applied to the gate of the MOS transistor connected to the output terminal a constant voltage, and also keeps the MOS transistor in the saturation region. The purpose is to keep the current flowing to the output terminal constant by setting the voltage such that it operates at .
(ニ) 考案の構成
本考案は、出力端子にドレインが接続された
MOSトランジスタと、該MOSトランジスタを駆
動するインバータとを備えた出力回路に於いて、
Ｎ個のバイポーラトランジスタを継続接続するこ
とにより、ベース−エミツタ間電圧VBEをＮ倍し
た定電圧電源を作成し、該定電圧電源を前記
MOSトランジスタを駆動するインバータの電源
とすることによつてMOSトランジスタのゲート
に定電圧を印加すると共に、前記定電圧電源を前
記MOSトランジスタが飽和領域で動作する電圧
とすることにより、前記出力端子に流れる電流を
一定とする構成である。(d) Structure of the invention The invention has a drain connected to the output terminal.
In an output circuit including a MOS transistor and an inverter that drives the MOS transistor,
By continuously connecting N bipolar transistors, a constant voltage power supply with the base-emitter voltage V BE multiplied by N is created, and the constant voltage power supply is
By applying a constant voltage to the gate of the MOS transistor by using it as a power source for an inverter that drives the MOS transistor, and by setting the constant voltage power source to a voltage at which the MOS transistor operates in the saturation region, a voltage is applied to the output terminal. This configuration keeps the flowing current constant.
(ホ) 実施例
第３図は、本考案の実施例を示す回路図であ
る。出力端子５にはＰチヤンネルMOSトランジ
スタ６のドレインが接続され、ソースは電源VDD
に接続される。MOSトランジスタ６はＣ−MOS
を用いたインバータ７によつて駆動され、インバ
ータ７の入力に電源VDDレベルの信号が印加され
たとき、MOSトランジスタ６がオンとなる。イ
ンバータ７は電源VDDと定電圧電源Vrefに接続さ
れ、定電圧VDD−Vrefを電源としている。定電圧
電源Vrefは、NPN型のバイポーラトランジスタ
８を４段継続接続することによつて作成される。
即ち、各段のバイポーラトランジスタ８のコレク
タは電源VDDに接続され、エミツタは次段のベー
スに接続され、また、各段のベース−エミツタ間
には抵抗９が接続される。更に、初段のトランジ
スタ８のベースは電源VDDに接続され、最終段の
エミツタは抵抗１０を介して接地され、そのエミ
ツタの電位が定電圧電源Vrefとして用いられる。
従つて、定電圧電源Vrefは、電源VDDからベース
−エミツタ間電圧VBEが４段分低下した電圧とな
る。即ち、インバータ７の電源は4VBEであり、
VBE＝0.6Vとすると2.4Vの電源となる。また、各
段のバイポーラトランジスタ８は、LSIを形成す
るＮ型の半導体基板をコレクタとし、Ｃ−MOS
のＮチヤンネルMOSトランジスタを形成するＰ
−Well領域をベースとし、更にＰ−Well領域内
に形成するN+領域をエミツタとして形成される。(E) Embodiment FIG. 3 is a circuit diagram showing an embodiment of the present invention. The drain of a P-channel MOS transistor 6 is connected to the output terminal 5, and the source is connected to the power supply V DD
connected to. MOS transistor 6 is C-MOS
When a signal at the power supply V DD level is applied to the input of the inverter 7, the MOS transistor 6 is turned on. The inverter 7 is connected to the power supply V DD and the constant voltage power supply Vref, and uses the constant voltage V DD −Vref as its power supply. The constant voltage power supply Vref is created by continuously connecting four stages of NPN type bipolar transistors 8.
That is, the collector of the bipolar transistor 8 in each stage is connected to the power supply VDD , the emitter is connected to the base of the next stage, and a resistor 9 is connected between the base and emitter of each stage. Further, the base of the transistor 8 in the first stage is connected to the power supply VDD , and the emitter of the final stage is grounded via a resistor 10, and the potential of the emitter is used as the constant voltage power supply Vref.
Therefore, the constant voltage power supply Vref is a voltage obtained by lowering the base-emitter voltage VBE by four steps from the power supply VDD . That is, the power supply of inverter 7 is 4V BE ,
If V BE = 0.6V, it becomes a 2.4V power supply. In addition, the bipolar transistor 8 in each stage uses the N-type semiconductor substrate forming the LSI as a collector, and the bipolar transistor 8 has a C-MOS
P to form an N-channel MOS transistor of
It is formed using the -Well region as a base and the N + region formed in the P-Well region as an emitter.
よつて、インバータ７の入力に電源VDDレベル
の信号が印加されると、インバータ７の出力は定
電圧電源Vrefレベルの電圧となるのであり、
MOSトランジスタ６のゲートソース間電圧VGS
は、Vref−VDD、即ち−4VBEとなり、たとえ電源
VDDが変動した場合でもゲートソース間に印加さ
れる電圧−4VBEは変化しないのである。 Therefore, when a signal at the power supply VDD level is applied to the input of the inverter 7, the output of the inverter 7 becomes a voltage at the constant voltage power supply Vref level.
Gate-source voltage of MOS transistor 6 V GS
is Vref−V DD , that is, −4V BE , even if the power supply
Even if V DD changes, the voltage applied between the gate and source -4V BE does not change.
一方、第４図のMOSトランジスタ６の特性図
を参照すると、出力端子５と接地間に接続される
負荷１１に基づく負荷直線に於いて、MOSトラ
ンジスタ６が飽和領域で動作するためには、ゲー
ト−ソース間電圧｜VGS｜はＡで示されるく電圧
より小さく設定しなければならない。第３図に於
いてゲート−ソース間に印加される電圧−4VBE
は、Ｂで示される電圧に設定されており、そのと
きのMOSトランジスタ６に流れるドレイン電流
IDSはIDSＢとなる。よつて、ゲート−ソース間電
圧−4VBEは電源VDDの変動に対して変化しないた
めドレイン電流IDSＢは変化しない。更に、負荷
１１の変動により負荷直線が破線の如く変化した
場合でも、MOSトランジスタ６のドレイン−ソ
ース間電圧VDSが変化するのみで、ドレイン電流
IDSＢは変化しないのである。ところで、MOSト
ランジスタ６が上述の如く飽和領域で動作するよ
うにVref−VDDを設定する場合、その調節はバイ
ポーラトランジスタ８を継続接続する段数を変え
ることによつて、0.6Vステツプで行う。 On the other hand, referring to the characteristic diagram of the MOS transistor 6 in FIG. -The source-to-source voltage |V GS | must be set smaller than the voltage indicated by A. In Figure 3, the voltage applied between the gate and source -4V BE
is set to a voltage indicated by B, and the drain current flowing through the MOS transistor 6 at that time is
I DS becomes I DS B. Therefore, since the gate-source voltage -4V BE does not change with respect to fluctuations in the power supply V DD , the drain current I DS B does not change. Furthermore, even if the load straight line changes as shown by the broken line due to fluctuations in the load 11, only the drain-source voltage V DS of the MOS transistor 6 changes, and the drain current changes.
IDSB does not change. By the way, when setting Vref-V DD so that the MOS transistor 6 operates in the saturation region as described above, the adjustment is performed in 0.6V steps by changing the number of stages in which the bipolar transistors 8 are continuously connected.
尚、本実施例では、出力端子５に接続された
MOSトランジスタ６がＰチヤンネルの場合につ
いて説明したが、ＮチヤンネルMOSトランジス
タの場合には、ソースが接地されるためインバー
タ７の正電源側に定電圧電源Vrefを印加し、接
地と定電圧電源Vref間が一定電圧となるような
定電圧電源Vrefを作成する。この場合には、
PNP型のバイポーラトランジスタを継続接続す
ることによつて定電圧電源Vrefを作成する。 In addition, in this embodiment, the terminal connected to the output terminal 5
Although the case where the MOS transistor 6 is a P-channel MOS transistor has been described, in the case of an N-channel MOS transistor, the source is grounded, so the constant voltage power supply Vref is applied to the positive power supply side of the inverter 7, and the connection between the ground and the constant voltage power supply Vref is Create a constant voltage power supply Vref so that is a constant voltage. In this case,
A constant voltage power supply Vref is created by continuously connecting PNP type bipolar transistors.
(ヘ) 考案の効果
上述の如く本考案によれば、MOSトランジス
タで構成されるLSIの出力端子、及び、出力端子
に接続された負荷に流れる電流が、電源電圧の変
動や負荷の変動に対して一定となり、定電流を必
要とする外部回路を接続する際、外部に定電流回
路を特別に設ける必要がなくなる利点を有してい
る。(f) Effects of the invention As described above, according to the invention, the current flowing through the output terminal of an LSI composed of MOS transistors and the load connected to the output terminal is stable against fluctuations in the power supply voltage and load. This has the advantage that when connecting an external circuit that requires a constant current, there is no need to provide a special external constant current circuit.
第１図は従来例を示す回路図、第２図は第１図
に於ける特性図、第３図は本考案の実施例を示す
回路図、第４図は、第３図に於ける特性図であ
る。
５……出力端子、６……MOSトランジスタ、
７……インバータ、８……バイポーラトランジス
タ、９，１０……抵抗、１１……負荷。
Fig. 1 is a circuit diagram showing a conventional example, Fig. 2 is a characteristic diagram in Fig. 1, Fig. 3 is a circuit diagram showing an embodiment of the present invention, and Fig. 4 is a characteristic diagram in Fig. 3. It is a diagram. 5...Output terminal, 6...MOS transistor,
7... Inverter, 8... Bipolar transistor, 9, 10... Resistor, 11... Load.
Claims (1)
ジスタと、該MOSトランジスタを駆動するイン
バータとを備えた出力回路に於いて、Ｎ個のバイ
ポーラトランジスタを継続接続することにより、
ベース−エミツタ間電圧VBEをＮ倍した定電圧電
源を作成し、該定電圧電源を前記MOSトランジ
スタを駆動するインバータの電源とすることによ
つて、MOSトランジスタのゲートに定電圧を印
加すると共に、前記定電圧電源を前記MOSトラ
ンジスタが飽和領域で動作する電圧とすることに
より、前記出力端子に流れる電流を一定とするこ
とを特徴とする定電流出力回路。 By continuously connecting N bipolar transistors in an output circuit that includes a MOS transistor whose drain is connected to the output terminal and an inverter that drives the MOS transistor,
By creating a constant voltage power supply that is N times the base-emitter voltage V BE and using the constant voltage power supply as a power supply for an inverter that drives the MOS transistor, a constant voltage is applied to the gate of the MOS transistor, and . A constant current output circuit, wherein the constant voltage power source is set to a voltage at which the MOS transistor operates in a saturation region, so that the current flowing to the output terminal is kept constant.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172984U JPS618316U (en) | 1984-06-19 | 1984-06-19 | Constant current output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172984U JPS618316U (en) | 1984-06-19 | 1984-06-19 | Constant current output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618316U JPS618316U (en) | 1986-01-18 |
| JPH0517696Y2 true JPH0517696Y2 (en) | 1993-05-12 |
Family
ID=30647874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172984U Granted JPS618316U (en) | 1984-06-19 | 1984-06-19 | Constant current output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618316U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5985186B2 (en) * | 2011-12-27 | 2016-09-06 | 株式会社豊田中央研究所 | Filter circuit |
-
1984
- 1984-06-19 JP JP9172984U patent/JPS618316U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS618316U (en) | 1986-01-18 |
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