JPH05175834A - Phase locked loop circuit - Google Patents

Phase locked loop circuit

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JPH05175834A
JPH05175834A JP3359801A JP35980191A JPH05175834A JP H05175834 A JPH05175834 A JP H05175834A JP 3359801 A JP3359801 A JP 3359801A JP 35980191 A JP35980191 A JP 35980191A JP H05175834 A JPH05175834 A JP H05175834A
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frequency
phase
circuit
pass filter
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JP3359801A
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Inventor
Yoshitsugu Inoue
Shinichi Uramoto
喜嗣 井上
紳一 浦本
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PURPOSE: To obtain the phase locked loop circuit provided with an optimum synchronizing characteristic, stationary characteristic and transient response characteristic for each number of frequency division even when the number of frequency division is changed and a loop gain is changed.
CONSTITUTION: A low-pass filter 20 equipped with a selecting circuit to select plural resistance values and plural capacitors according to a frequency dividing number select signal is connected to a phase comparator 10 to detect phase difference between an input signal 1 and a frequency divider signal 5, plural voltage controlled oscillators 30 are connected to this low-pass filter, a selecting circuit to select one of these voltage controlled oscillators is connected, and a frequency divider 40 is connected to the output of the selecting circuit. A frequency dividing number select signal S is impressed to the selecting circuit of the low-pass filter 20, and the filter characteristics are changed by selecting the plural resistors and capacitors. The frequency dividing number select signal S is impressed to the selecting circuit of the voltage controlled oscillator 30, and a frequency change amount is changed corresponding to the controlled voltage change amount of the voltage controlled oscillators 30 by selecting one of them.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は位相同期ループ回路に関するものであり、特に発振器の発振信号を分周器で分周した信号を入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御する位相同期ループ回路に関するものである。 BACKGROUND OF THE INVENTION This invention relates to phase locked loop circuit, in particular to match the frequency division signal of the oscillation signal by the frequency divider of the oscillator frequency or phase of the input signal, detecting a phase difference it relates a phase locked loop circuit for controlling the feedback to.

【0002】 [0002]

【従来の技術】図10は従来の位相同期ループ(Phase Description of the Prior Art FIG. 10 is a conventional phase-locked loop (Phase
Locked Loop 、以下PLL)回路を示す図である。 Locked Loop, it shows the following PLL) circuit. 同図に示すように、入力信号1,および分周器40によって出力信号4が分周された分周信号5とが位相比較器10 As shown in the figure, the input signal 1, and the frequency divider 40 by the output signal 4 is frequency-divided divided signal 5 and the phase comparator 10
に与えられ、位相比較器10は低域フィルタ20に接続され、低域フィルタ20は電圧制御発振器(Voltage Co Given, the phase comparator 10 is connected to the low-pass filter 20, low pass filter 20 is a voltage controlled oscillator (Voltage Co
ntrolled Oscillator 、以下VCO回路)30に接続されている。 ntrolled Oscillator, are connected below the VCO circuit) 30. また、分周数選択信号Sが分周器40に与えられている。 Also, the frequency division number selection signal S is given to the frequency divider 40.

【0003】位相比較器10は、入力信号1及び分周信号5の位相差に対応した誤差信号2を発生する。 [0003] The phase comparator 10 generates an error signal 2 corresponding to the phase difference between the input signal 1 and the divided signal 5. PLL PLL
が同期状態にある場合において、分周器40によって分周された分周信号5の位相は入力信号1の位相と一致し、位相比較器40の誤差信号2の電圧は変化しない。 In cases but in a synchronized state, the frequency divider 40 by the divided-divided signal 5 of the phase matches the input signal 1 phase, the voltage of the error signal 2 from the phase comparator 40 does not change.

【0004】低域フィルタ20は前記位相比較器10の出力誤差信号2に含まれる高周波成分及び雑音を除去するとともに振幅及び位相特性によってPLLの位相特性及び同期特性を決定する。 [0004] Low-pass filter 20 determines the phase characteristics and synchronization characteristics of the PLL by the amplitude and phase characteristics to remove the high frequency component and the noise contained in the output error signal 2 of the phase comparator 10. VCO回路30は、低域フィルタ20から出力されるVCO制御信号3によって発振周波数が決定される発振器であり、出力信号4は分周器40を通過することにより分周されて位相比較器10の一方の入力信号となりPLLの帰還ループを形成する。 VCO circuit 30 is an oscillator whose oscillation frequency is determined by the VCO control signal 3 output from the low pass filter 20, the output signal 4 is divided by passing through the divider 40 of the phase comparator 10 becomes one input signal to form a feedback loop of the PLL.

【0005】図11は前記図10のPLL回路の分周器40が2分周の場合のタイミングチャートである。 [0005] Figure 11 is a frequency divider 40 of the PLL circuit of FIG. 10 is a timing chart when the divide-by-2. 入力信号1と分周信号5は、位相比較器10において位相差が検出され、位相差に対応するパルス幅を持った誤差信号2が出力される。 Divided signal 5 and the input signal 1, the phase difference is detected in the phase comparator 10, an error signal 2 having a pulse width corresponding to the phase difference is output. 期間aに示されるように分周信号5 Divided signal as shown in the period a 5
が入力信号1よりも位相が遅れている場合、誤差信号2 If There the phase is delayed from the input signal 1, the error signal 2
はVCO制御信号3によってVCO回路30の発振周波数が高くなる正方向にパルスとなる。 A pulse in the positive direction of the oscillation frequency of the VCO circuit 30 becomes higher by the VCO control signal 3. 反対に、期間bに示されるように分周信号5が入力信号1よりも位相が進んでいる場合、誤差信号2はVCO制御信号3によってVCO回路30の発振周波数が低くなる負方向のパルスとなる。 Conversely, when the divided signal 5 as shown in a period b is progressing phase than the input signal 1, the error signal 2 and the negative pulse oscillation frequency of the VCO circuit 30 by the VCO control signal 3 becomes lower Become. 期間cに示される分周信号5と入力信号1の位相が同じ場合には、誤差信号2は一定値となる。 If divided signal 5 and the input signal 1 of the same phase is shown in a period c, the error signal 2 becomes a constant value.

【0006】誤差信号2の高周波成分及び雑音は低域フィルタ20においてフィルタリングされてVCO制御信号3が出力される。 [0006] high-frequency components and noise error signal 2 is filtered in the low pass filter 20 the VCO control signal 3 is output. VCO回路30はVCO制御信号3 VCO circuit 30 VCO control signal 3
の電位に従った周波数で発振する。 It oscillates at a frequency in accordance with the potential. 図11の場合、入力信号1の2倍の周波数で発振する。 For Figure 11, it oscillates at twice the frequency of the input signal 1. 前記周波数をもった出力信号4は、分周器40において2分周され、分周信号5が得られる。 The output signal 4 having the frequency is divided by two in divider 40, the frequency divided signal 5 is obtained.

【0007】PLL回路は、図11の位相遅れ期間a及び位相進み期間bを繰り返して入力信号1と分周信号5 [0007] PLL circuit, the phase delay period a and the phase advance divided signal and the input signal 1 by repeating the period b in Fig. 11 5
が同位相となるようにフィードバックが働き、系を安定化させようとするものである。 There feedback works so that the same phase, which seeks to stabilize the system.

【0008】図12は、低域フィルタ20の回路を示す図である。 [0008] Figure 12 is a diagram showing a circuit of a low-pass filter 20. R1及びR2は抵抗であり、Cは容量で、ラグリードフィルタを示している。 R1 and R2 are resistors, C is a volume shows the lag-lead filter. 図10において分周器40の分周数がNの場合、ループゲインをK/Nとすると固有周波数ω nは((K/N)/(R1・C+R2・ If the frequency division number of the frequency divider 40 in FIG. 10 is N, the loop gain and K / N is the natural frequency ω n ((K / N) / (R1 · C + R2 ·
C)) 1/2 、減衰率ζは(1/2)・ω n・(R2・C C)) 1/2, is ζ attenuation factor (1/2) · ω n · ( R2 · C
+N/K)である。 A + N / K).

【0009】図13は、VCO回路30を示す図であり、これはnチャネル型MOSトランジスタ及びpチャネル型MOSトランジスタによって構成されている。 [0009] Figure 13 is a diagram showing a VCO circuit 30, which is constituted by the n-channel type MOS transistor and p-channel type MOS transistor. V
CO制御信号3によって電流量を制御されるインバータチェーン31を含んだリング発振器によって、VCO制御信号3の電位に比例した発振周波数が得られる。 By the ring oscillator including the inverter chain 31, which is controlled the amount of current by CO control signal 3, the oscillation frequency is obtained which is proportional to the potential of the VCO control signal 3. VC VC
O制御信号3の単位電位当たりの発振周波数の変化量が前記ループゲインを決定する1つの要素である。 The amount of change in the oscillation frequency per unit potential of O control signal 3 is one of the factors affecting the loop gain.

【0010】インバータチェーン31のインバータの段数が多いとインバータチェーンによる信号伝搬遅延時間が大きいため発振周波数は低く、段数が少ないとインバータチェーンによる信号伝搬遅延時間が小さいために発振周波数は高くなる。 [0010] oscillation frequency for the inverter stages of the inverter chain 31 is often oscillation frequency for signal propagation delay time is greater by the inverter chain is low, the number of stages is smaller signal propagation delay time of the inverter chain is small becomes higher.

【0011】PLL回路の設計を行う場合には、同期特性、定常特性及び過渡応答特性が最適なものとなるように抵抗R1及びR2の抵抗値、容量Cの容量値、ループゲインKを決定し、固定する。 [0011] When performing a design of the PLL circuit is synchronous characteristics, the resistance values ​​of the resistors R1 and R2 as steady state performance and transient response characteristics become optimal capacitance value of the capacitor C, to determine the loop gain K , it fixed.

【0012】 [0012]

【発明が解決しようとする課題】従来のPLL回路は以上のように構成されていたので、特定の分周数に対して最適な特性が得られる抵抗値、容量値及びループゲインを決定しても他の分周数に対しては最適な特性を得られないという問題点があった。 Since INVENTION Problems to be Solved conventional PLL circuit has been constructed as described above, the resistance value is optimum properties for a particular frequency division number obtained by determining the capacitance value and the loop gain also for the other frequency division number there is a problem that not provide optimal properties.

【0013】この発明は上記の問題点を解決するためになされたもので、あらゆる分周数に対してそれぞれ最適な特性が得られるPLL回路を得ることを目的としている。 [0013] are intended that this invention to obtain a PLL circuit that optimum properties are obtained respectively made the intended any frequency division number in order to solve the above problems.

【0014】 [0014]

【課題を解決するための手段】この発明に係るPLL回路は、発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路をリング状に接続したVCO回路を備え,分周数選択信号に従ってリングを構成するインバータの接続段数を選択できるように選択回路を備えたものである。 Means for Solving the Problems] PLL circuit according to the present invention, as the oscillator frequency or phase is always coincides with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, comprising a VCO circuit current amount by the output signal connects a plurality of inverter circuits controlled in a ring-shaped low-pass filter, the selection circuit so as to select the number of connected inverters forming a ring according to the frequency dividing number selecting signal it is those with a.

【0015】またこの発明に係るPLL回路は、発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相を検出してフィードバックにより制御するPLL回路において、低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続された複数個のリング発振器が選択回路に接続されたVCO回路を備え、前記複数個のリング発振器のインバータ回路のトランジスタサイズがリング発振器毎に異なり、分周数選択信号に従って前記複数個のリング発振器の発振信号から1つを選択できるように構成したものである。 [0015] PLL circuit according to the present invention, as the oscillator frequency or phase coincides always with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase, the output signal of the low pass filter comprising a VCO circuit in which a plurality of inverter circuits connected to a plurality of the ring oscillator is selected circuits connected in a ring the amount of current is controlled by the transistor size of the inverter circuit of the plurality of ring oscillator ring It varies from oscillator, which is constituted from the oscillation signal of the plurality of ring oscillators according to the frequency dividing number selecting signal to the one can be selected.

【0016】またこの発明に係るPLL回路は、発振器の周波数あるいは位相が常に入力信号の分周数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、低域フィルタが分周数選択信号に従って抵抗値及び容量値を選択できるように選択回路を備えたものである。 [0016] PLL circuit according to the present invention, as the oscillator frequency or phase is always coincides with the division number or the phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the low pass filter There is obtained a selection circuit so as to select the resistance value and capacitance value according to the frequency division number selection signal.

【0017】またこの発明に係るPLL回路は、発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、分周数選択信号に従って抵抗値及び容量値が選択できる選択回路を備えた低域フィルタを備え、かつ、低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続され、前記分周数選択信号に従ってリングを構成するインバータの接続段数が選択できるようにするよう構成したものである。 [0017] PLL circuit according to the present invention, as the oscillator frequency or phase is always coincides with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the frequency division number selection signal comprising a low pass filter resistance and capacitance values ​​including a selection circuit which can select according to, and a plurality of inverter circuits the amount of current is controlled by the output signal of the low-pass filter are connected in a ring, the divided it is obtained by adapted to allow the inverter connection stages constituting the ring can be selected according to the number selection signal.

【0018】またこの発明に係るPLL回路は、発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、分周数選択信号に従って抵抗値及び容量値が選択できるように選択回路を備えた低域フィルタを備え、かつ、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続された複数個のリング発振器が選択回路に接続されたVCO回路を備え、前記複数個のリング発振器のインバータ回路のトランジスタサイズがリング発振器毎に異なり、前記分周数選択信号に従って前記複数個のリング発振器の発振信号から1つを選択できるように構成したものである。 [0018] PLL circuit according to the present invention, as the oscillator frequency or phase is always coincides with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the frequency division number selection signal comprising a low pass filter resistance and capacitance values ​​with a selecting circuit so as to select according to, and a plurality of inverter circuits the amount of current by the output signal of the low pass filter is controlled is connected in a ring comprising a VCO circuit in which a plurality of ring oscillator is connected to the selection circuit, the transistor size of the inverter circuit of the plurality of ring oscillator varies from the ring oscillator, the plurality of ring oscillators according to the frequency division number selection signal those constructed as one of the oscillation signal can be selected.

【0019】 [0019]

【作用】この発明においては、VCO回路は低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路をリング状に接続し、分周数選択信号に従ってリングを構成するインバータの接続段数を選択できる選択回路を備えたので、分周数毎にVCO回路を構成するリングの段数を選択でき、分周数毎に最適なループゲインが得られる。 [Action] In the present invention, VCO circuit connects a plurality of inverter circuits the amount of current is controlled by the output signal of the low pass filter in a ring shape, an inverter connection stages constituting the ring in accordance with the frequency dividing number selecting signal since a selection circuit which can select, can select the number of rings constituting the VCO circuit for each frequency division number, the optimal loop gain for each frequency division number is obtained.

【0020】この発明においては、VCO回路は低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続され、前記複数個のリング発振器のインバータ回路のトランジスタサイズがリング発振器毎に異なり、複数個のリング発振器が選択回路に接続されているので、分周数毎に分周数選択信号に従って前記複数個のリング発振器の発振信号から1つを選択でき、分周数毎に最適なループゲインが得られる。 [0020] In the present invention, VCO circuit a plurality of inverter circuits the amount of current is controlled by the output signal of the low-pass filter are connected in a ring, the transistor size of the inverter circuit of the plurality of ring oscillator ring varies from the oscillator, since the plurality of ring oscillators are connected to the selection circuit, can select one from the oscillation signal of the plurality of ring oscillators according to the frequency dividing number selecting signal for each frequency division number, the division number optimal loop gain for each is obtained.

【0021】この発明においては、低域フィルタは分周数選択信号に従って抵抗値及び容量値を選択できるように選択回路を備えているので、分周数毎に最適なフィルタ特性が得られる。 [0021] In this invention, the low pass filter is provided with the selection circuit so as to select the resistance value and capacitance value according to the frequency division number selection signal, optimum filter characteristics for each frequency division number is obtained.

【0022】この発明においては、分周数選択信号に従って抵抗値及び容量値が選択できる選択回路を備えた低域フィルタを備え、かつ、低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続され、前記分周数選択信号に従ってリングを構成するインバータの接続段数が選択できるように選択回路を備えたVCO回路を備えているので、分周数毎に最適なループゲイン及びフィルタ特性が得られる。 The plurality In this invention, comprises a low-pass filter resistance and capacitance values ​​including a selection circuit which can select according to the frequency dividing number selecting signal, and the amount of current by the output signal of the low pass filter is controlled inverter circuit is connected to a ring-shaped, the connection number of stages of inverters forming a ring according to the frequency division number selection signal comprises a VCO circuit having a selection circuit so as to select, optimum for each frequency division number loop gain and filter characteristics are obtained.

【0023】この発明においては、分周数選択信号に従って抵抗値及び容量値が選択できるように選択回路を備えた低域フィルタを備え、かつ、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続された複数個のリング発振器が選択回路に接続され、前記複数個のリング発振器のインバータ回路のトランジスタサイズがリング発振器毎に異なり、前記分周数選択信号に従って前記複数個のリング発振器の発振信号から1つを選択できるVCO回路を備えたので、分周数毎に最適なループゲイン及びフィルタ特性が得られる。 [0023] In the present invention, it comprises a low-pass filter resistance and capacitance values ​​with a selecting circuit so as to select according to the frequency dividing number selecting signal, and the amount of current is controlled by the output signal of the low pass filter that a plurality of inverter circuits are connected to a plurality of the ring oscillator is selected circuits connected in a ring, the transistor size of the inverter circuit of the plurality of ring oscillator varies from the ring oscillator, the frequency division number selection signal the so with a VCO circuit can select one from the oscillation signal of the plurality of ring oscillators, the optimal loop gain and filter characteristics for each frequency division number is obtained in accordance with.

【0024】 [0024]

【実施例】以下この発明の実施例を図について説明する。 EXAMPLES The following examples of the present invention with reference to FIG be described. 図1は、本発明の第1の実施例によるPLL回路を示すブロック図であり、本実施例は分周数選択信号が1 Figure 1 is a block diagram showing a PLL circuit according to a first embodiment of the present invention, this embodiment dividing number selecting signal 1
つのPLL回路である。 One of a PLL circuit. 同図に示すように、位相比較器10に基準となる入力信号1と分周器40で分周された分周信号5が入力される。 As shown in the figure, the frequency-divided signal 5 which is divided by the input signal 1 and the frequency divider 40 as a reference to the phase comparator 10 is input. 位相比較器10からの誤差信号2は低域フィルタ20に与えられ、前記低域フィルタ20からはVCO制御信号3がVCO回路30に与えられる。 The error signal 2 from the phase comparator 10 is given to the low-pass filter 20, the VCO control signal 3 is supplied to the VCO circuit 30 from the low-pass filter 20. またVCO回路30には分周数選択信号Sが与えられる。 The dividing number selecting signal S is applied to the VCO circuit 30. VCO回路30の出力信号4は、分周数選択信号Sによって制御される分周器40に与えられ、分周信号5が得られる。 The output signal 4 of the VCO circuit 30 is supplied to the frequency divider 40 which is controlled by the frequency division number selection signal S, the frequency-divided signal 5 is obtained. 位相比較器10の一方の入力信号となり帰還ループを形成する。 To form a feedback loop becomes one input signal of the phase comparator 10.

【0025】図2は本第1の実施例である図1に示したブロック図のうち、VCO回路30の実施例を示した回路図である。 [0025] Figure 2 of the block diagram shown in FIG. 1 is a first embodiment the present is a circuit diagram showing an embodiment of a VCO circuit 30. 本実施例で用いられるVCO回路30は、 VCO circuit 30 used in this embodiment,
VCO制御信号3がゲートに与えられ、かつソースを接地されたnチャネル型MOSトランジスタと前記nチャネル型MOSトランジスタのドレインにゲートとドレインを接続されかつソースを電源に接続されたp型チャネルMOSトランジスタ、遅延ブロック31および32、 The VCO control signal 3 is applied to the gate, and n-channel MOS transistor and the n-channel type MOS p-type channel MOS transistor connected to gate and and a source connected to the drain to the power supply to the drain of the transistor is grounded source , delay blocks 31 and 32,
そして選択回路30Sによって構成されている。 It is arranged by the selection circuit 30S.

【0026】遅延ブロック31及び32は同様の構成をしており、前記nチャネル型MOSトランジスタのドレインにゲートを接続されかつ電源にソースを接続されたpチャネル型MOSトランジスタとVCO制御信号3がゲートに与えられかつソースを接地されたnチャネル型MOSトランジスタを備え、前期2つのトランジスタの間にゲートを与えられる信号を共有しかつドレインを共有したpチャネル型MOSトランジスタとnチャネル型MOSトランジスタを直列に接続した単位遅延回路を複数段直列接続している。 The delay blocks 31 and 32 has the similar configuration, the n-channel type MOS to the drain of the transistor is connected to the gate and p-channel type power a source connected to the MOS transistor and the VCO control signal 3 is the gate the p-channel type MOS transistor and the n-channel type MOS transistor the and source given with the n-channel type MOS transistor is grounded, and share share and drain the signal applied to the gate during the previous period two transistors in series and a plurality of stages connected in series unit delay circuit connected to. 遅延ブロック31の出力信号は遅延ブロック32の入力信号となっている。 The output signal of the delay block 31 is the input signal of the delay block 32.

【0027】選択回路30SはCMOSトランスミッションゲートと分周数選択信号Sの反転信号を生成するインバータによって構成されている。 The selection circuit 30S is constituted by an inverter for generating an inverted signal of the CMOS transmission gate and the division number selecting signal S. 前記CMOSトランスミッションゲートの入力信号は前記遅延ブッロク31 Input signal the delay Burroku 31 of the CMOS transmission gate
及び32の出力が与えられる。 And the output of 32 is given. 前記CMOSトランスミッションゲートのゲートには前記分周数選択信号Sあるいはその反転信号が与えられる。 Wherein the frequency division number selection signal S or the inverted signal is applied to the gate of CMOS transmission gates. CMOSトランスミッションゲートの出力信号がVCO回路30の出力信号4 Output signals of the output signal of the CMOS transmission gate VCO circuit 30 4
でありかつ遅延ブロック31の入力信号となっている。 By and and it serves as an input signal of the delay block 31.

【0028】次に図1のPLL回路の動作について説明する。 [0028] Next, the operation of the PLL circuit of FIG. 1 will be described. 位相比較器10は、入力信号1及び分周信号5の位相差に対応した誤差信号2を発生する。 The phase comparator 10 generates an error signal 2 corresponding to the phase difference between the input signal 1 and the divided signal 5. PLLが同期状態にある場合において、分周器40によって分周された分周信号5の位相は入力信号1の位相と一致し、位相比較器40の誤差信号2の電圧は変化しない。 When the PLL is in a synchronous state, the frequency divider 40 by the divided-divided signal 5 of the phase matches the input signal 1 phase, the voltage of the error signal 2 of the phase comparator 40 does not change.

【0029】低域フィルタ20によって位相比較器10 The phase comparator 10 by the low-pass filter 20
から出力される誤差信号2に含まれる高周波成分及び雑音を除去されたVCO制御信号3の電位が前記単位遅延回路を流れる電流量を制御して単位遅延回路での遅延時間が制御される。 The potential of the high-frequency components and the VCO control signal 3 noise has been removed the delay time in the unit delay circuit by controlling the amount of current flowing through the unit delay circuit is controlled is contained in the error signal 2 output from. 分周数選択信号Sが2値表示で“1” Dividing number selecting signal S in is binary display "1"
の場合、遅延ブロック32の出力が接続されているCM For, CM output of the delay block 32 is connected
OSトランスミッションゲートがオンして前記出力信号が選択されてVCO回路30の出力信号4とあるとともに遅延ブロック31の入力信号となる。 OS said output signal transmission gate is turned on is selected by the input signal of the delay block 31 is located between the output signal 4 of the VCO circuit 30. この場合、VC In this case, VC
O回路を構成するリング発振器は遅延ブロック31及び32を含む回路となる。 Ring oscillator constituting the O circuit is the circuit comprising a delay block 31 and 32.

【0030】また反対に分周数選択信号Sが2値表示で“0”の場合、遅延ブロック31の出力が接続されているCMOSトランスミッションゲートがオンして前記出力信号が選択されてVCO回路30の出力信号4となるとともに遅延ブロック31の入力信号となる。 [0030] In the case of "0" by the frequency division number selection signal S is binary display Conversely, VCO circuit 30 is selected the output signal CMOS transmission gate output of the delay block 31 is connected is turned ON with the output signal 4 becomes the input signal of the delay block 31. この場合、VCO回路を構成するリング発振器は遅延ブロック31よりなる回路となる。 In this case, the ring oscillator constituting the VCO circuit is the circuit consisting of the delay block 31.

【0031】VCO回路を構成する遅延ブロックが遅延ブロック31だけの場合の方が遅延ブロック31と遅延ブロック32とによって構成される場合よりもリングに含まれる単位遅延回路の段数が少なく同じVCO制御信号3の電位に対して高い周波数が得られる。 The delay block is a delay block 31 by a delay block 31 and delay blocks 32 and the number of stages less the same VCO control signal of the unit delay circuits included in the ring than constituted by towards the case of composing the VCO circuit high frequency for third potential is obtained. 従ってVC Therefore VC
O制御信号3の電位の変化量に対する周波数変化量が大きくVCO回路でのゲインが高くなる。 Gain at the frequency variation is large VCO circuit with respect to the change amount of the potential of the O control signal 3 becomes high.

【0032】分周数選択信号Sが2値表示で“1”の場合の分周数をM、VCO回路部分のゲインをK M 、分周数選択信号Sが2値表示で“0”の場合の分周数をL、 The minute division number M in the case of the division number selecting signal S is binary display "1", the gain of the VCO circuit portion K M, dividing number selecting signal S is "0" in the binary display the division number of the case L,
VCO回路部分のゲインをK LとしL>Mとする。 The gain of the VCO circuit portion and the K L L> M. VC VC
O回路部分でのゲインはL分周の場合に対してM分周の場合はK M /K L倍となり小さくなる。 Gain at O circuit part is reduced becomes a K M / K L times in the case of M frequency divider for the case of L divider. 一方分周器によるゲインの変化はL/M倍となりゲインは大きくなる。 Whereas the gain changes by divider gain becomes L / M times increases.
従って系全体でのゲインの変化はL/M倍となりゲインは大きくなる。 Thus the change in the gain of the entire system gain becomes L / M times increases. 従って系全体でのゲインは(K M・L) Thus the gain of the entire system (K M · L)
/(K L /M)倍となる。 / A (K L / M) times. M /K L =L/Mとしておけば系全体でのゲインは変化せず同じ特性を得ることが出来る。 K M / K L = if set to L / M gain in the entire system can be obtained the same characteristic does not change.

【0033】次に、本第1の実施例の他の例について説明する。 Next, a description will be given of another example of the first embodiment. 図3は、第1の実施例の他の例によるPLL回路を示すブロック図であり、この例は分周数選択信号がN個であるPLL回路である。 Figure 3 is a block diagram showing a PLL circuit according to another example of the first embodiment, the example frequency division factor selection signal is PLL circuit is the N. 同図に示すように、位相比較器10に基準となる入力信号1と分周器40で分周された分周信号5が入力される。 As shown in the figure, the frequency-divided signal 5 which is divided by the input signal 1 and the frequency divider 40 as a reference to the phase comparator 10 is input. 位相比較器10からの誤差信号2は低域フィルタ20に与えられ、前記低域フィルタ20からはVCO制御信号3がVCO回路30に与えられる。 The error signal 2 from the phase comparator 10 is given to the low-pass filter 20, the VCO control signal 3 is supplied to the VCO circuit 30 from the low-pass filter 20. またVCO回路30には分周数選択信号S The frequency division number to the VCO circuit 30 selects the signal S
1〜SNが与えられる。 1~SN is given. VCO回路30の出力信号4 The output signal of the VCO circuit 30 4
は、分周数選択信号S1〜SNによって制御される分周器40に与えられ分周信号5が得られる。 The frequency divider 40 given divided signal 5 which is controlled by the frequency division number selection signal S1~SN is obtained. 分周信号5は位相比較器10の一方の入力信号となり帰還ループを形成する。 Divided signal 5 forms a feedback loop becomes one input signal of the phase comparator 10.

【0034】図4は本第1の実施例の他の例である図3 [0034] Figure 3 Figure 4 shows another embodiment of the present first embodiment
に示したブロック図のうちVCO回路30の実施例を示した回路図である。 Is a circuit diagram showing an embodiment of a VCO circuit 30 of the block diagram shown in. VCO回路30は、図2に示した遅延ブロックがN個含まれており、選択信号S1〜SNがそれぞれ選択回路31S〜3NSに接続された構成をしている。 VCO circuit 30, the delay block shown in FIG. 2 are included N pieces, has a configuration in which selection signals S1~SN is connected to the respective selection circuits 31S~3NS.

【0035】次に図3のPLL回路の動作について説明する。 [0035] Next, the operation of the PLL circuit of FIG. 3 will be described. 位相比較器10は、入力信号1及び分周信号5の位相差に対応した誤差信号2を発生する。 The phase comparator 10 generates an error signal 2 corresponding to the phase difference between the input signal 1 and the divided signal 5. PLLが同期状態にある場合において、分周器40によって分周された分周信号5の位相は入力信号1の位相と一致し、位相比較器40の誤差信号2の電圧は変化しない。 When the PLL is in a synchronous state, the frequency divider 40 by the divided-divided signal 5 of the phase matches the input signal 1 phase, the voltage of the error signal 2 of the phase comparator 40 does not change.

【0036】低域フィルタ20によって位相比較器10 The phase comparator 10 by the low-pass filter 20
の出力誤差信号2に含まれる高周波成分及び雑音を除去されたVCO制御信号3の電位によって単位遅延回路を流れる電流量が制御されて単位遅延回路での遅延時間が制御される。 Delay time in the amount of current flowing through the unit delay circuits by the potential of the high-frequency component and a VCO control signal 3 noise has been removed is controlled unit delay circuit included in the output error signal 2 is controlled. 分周数選択信号S1〜SNはただ1つのみが2値表示で“1”となり、遅延ブロックの出力が接続されているCMOSトランスミッションゲートがオンして前記出力信号が選択されてVCO回路30の出力信号4となるとともに遅延ブロック31の入力信号となる。 Dividing number selecting signal S1~SN Hatada in only one binary display "1", CMOS transmission gate output of the delay block is connected is turned on to the VCO circuit 30 the output signal is selected and the input signal of the delay block 31 with the output signal 4.
こうして分周数の増減に伴う分周器によるゲインの増減が生じただけ、VCO回路を構成するリング発振器に含まれる単位遅延回路の段数を分周数選択信号で選択することによってVCO回路部分のゲインを増減して系全体でのゲインを保つ。 Thus only the gain increase or decrease by the frequency divider with the division number of increase or decrease occurs, the VCO circuit portions by selecting the number of stages of the unit delay circuits included in the ring oscillator constituting the VCO circuit by the frequency division number selection signal keep the gain of the entire system by increasing or decreasing the gain.

【0037】次に本発明の第2の実施例について説明する。 The following describes a second embodiment of the present invention. 本第2の実施例のPLL回路のブロック構成は第1 Block configuration of PLL circuit according to the second embodiment first
の実施例の他の例を示す図3と同じであり、それに用いられるVCO回路30が異なる。 Is the same as FIG. 3 shows another example of embodiment, VCO circuit 30 is different from that used therein. 図5に第2の実施例に用いられるVCO回路の回路図を示す。 Figure 5 shows a circuit diagram of a VCO circuit used in the second embodiment. VCO回路30 VCO circuit 30
は、従来例で示した図13のVCO回路30をN個備えている。 It is the VCO circuit 30 of FIG. 13 shown in the conventional example is provided with N pieces. 各VCO回路はそれを構成するトランジスタサイズ(ゲート幅及びゲート長)がそれぞれ異なる。 Each VCO circuit different transistor sizes that constitute the (gate width and gate length), respectively. VC VC
O回路301〜30Nの出力信号はそれぞれ選択回路3 Each output signal of the O circuit 301~30N selection circuit 3
1S〜3NSのCMOSトランスミッションゲートに入力される。 It is input to the CMOS transmission gate 1S~3NS. 分周数選択信号S1〜SN及び反転信号が選択回路31S〜3NSのCMOSトランスミッションゲートのゲートに与えられる。 Dividing number selecting signal S1~SN and the inverted signal is supplied to the gate of the CMOS transmission gate of the selection circuit 31S~3NS. 選択回路31S〜3NSのCMOSトランスミッションゲートの出力は同一ノードに接続され、選択されたVCO回路の発振信号がVCO The output of the CMOS transmission gate of the selection circuit 31S~3NS is connected to the same node, VCO oscillating signal of the selected VCO circuit
回路30の出力信号4となる。 The output signal 4 of the circuit 30.

【0038】VCO回路301〜30Nを構成するトランジスタサイズが異なるために、単位遅延回路を流れる電流量が異なり、単位遅延回路当たりの遅延時間も異なり、リング発振器毎にVCO制御信号の変化量に対する発振周波数が異なる。 [0038] For different transistor sizes constituting the VCO circuit 301 to 30, different amount of current flowing through the unit delay circuits, unlike the delay time per unit delay circuits, the oscillation with respect to the amount of change in the VCO control signal for each ring oscillator frequency is different. 従ってVCO回路301〜30N Therefore VCO circuit 301~30N
はそれぞれ異なるゲインを持っている。 They have different gains, respectively. こうして分周数の増減に伴う分周器によるゲインの増減が生じただけ、 Thus only the gain increase or decrease by the frequency divider with the division number of increase or decrease occurs,
異なるゲインを持った複数個のVCO回路から1つを選択することによってVCO回路部分のゲインを増減して系全体でのゲインを保つ。 By increasing or decreasing the gain of the VCO circuit portion by selecting one of the plurality of VCO circuits having different gains keep the gain of the entire system.

【0039】次に、本発明の第3の実施例について説明する。 Next, a description will be given of a third embodiment of the present invention. 図6は、本発明の第3の実施例によるPLL回路を示す図であり、本実施例では分周数選択信号がN個のPLL回路である。 Figure 6 is a diagram showing a PLL circuit according to a third embodiment of the present invention, in this embodiment the frequency dividing number selecting signal is the N PLL circuit. 同図に示すように位相比較器10に基準となる入力信号1と分周器40で分周された分周信号5が入力される。 Divided signal 5 which is divided by the input signal 1 and the frequency divider 40 as a reference to the phase comparator 10 as shown in the figure is input. 位相比較器10からの誤差信号2は分周数選択信号S1〜SNによって制御される低域フィルタ20に与えられ、前記低域フィルタ20からはVC The error signal 2 from the phase comparator 10 is supplied to low pass filter 20 which is controlled by the frequency division number selection signal Sl to SN, VC from the low-pass filter 20
O制御信号3がVCO回路30に与えられる。 O control signal 3 is supplied to the VCO circuit 30. VCO回路30の出力信号4は、分周数選択信号S1〜SNによって制御される分周器40に与えられ、分周信号5が得られる。 The output signal 4 of the VCO circuit 30 is supplied to the frequency divider 40 which is controlled by the frequency division number selection signal Sl to SN, the divided signal 5 is obtained. 分周信号5は位相比較器10の一方の入力信号となり帰還ループを形成する。 Divided signal 5 forms a feedback loop becomes one input signal of the phase comparator 10.

【0040】図7は本第3の実施例に用いられる低域フィルタを示す回路図である。 [0040] FIG. 7 is a circuit diagram showing a low-pass filter used in the third embodiment. それぞれ選択回路50を備えた抵抗R1、R2及び容量Cによって構成されている。 Is constituted by respectively a selection circuit 50 the resistors R1, R2 and capacitor C. 抵抗R1は、誤差信号2が与えられる抵抗値の異なる抵抗R11〜R1Nが並列して配置され、選択回路5 Resistor R1, different resistance R11~R1N resistance value error signal 2 is applied are arranged in parallel, the selection circuit 5
0に接続されている。 It is connected to 0. 抵抗R2は、容量Cの選択回路からの出力信号に接続した抵抗値の異なる抵抗R21〜R Resistor R2 is different resistance values ​​connected to the output signal from the selection circuit of the capacitor C resistance R21~R
2Nが並列して配置され、選択回路50に接続されている。 2N are arranged in parallel, are connected to a selection circuit 50. 容量Cは、一方を接地された容量C11〜C1Nが並列して配置され選択回路50に接続されている。 Capacitance C is connected to the selection circuit 50 volume C11~C1N which is grounded one are arranged in parallel. 選択回路50には分周数先覚信号S1〜SNが与えられる。 The selection circuit 50 is given division number luminaries signal Sl to SN.

【0041】次に図7の低域フィルタ20を含んだPL [0041] Next, containing a low-pass filter 20 of FIG. 7 PL
L回路の動作について説明する。 A description will be given of the operation of the L circuit. 分周数選択信号S1〜 Division number selection signal S1~
SNのうちいずれか1つだけが2値表示で“1”あるいは負論理の場合には“0”となり分周数が決定される。 Only one one of the SN is the case of "1" or negative logic with binary display is "0" and division number are determined.
また低域フィルタ20の抵抗R1及びR2、容量Cに付加されている選択回路50も前記分周数選択信号S1〜 The resistors R1 and R2 of the low-pass filter 20, the frequency division number also select circuit 50 which is added to the capacitance C selection signal S1~
SNによって制御されて選択回路50に入力されるN個の入力から1つを選択し出力する。 It is controlled to select one of N inputs to be input output to the selection circuit 50 by the SN.

【0042】分周数が変化すると系全体のループゲインが変化し、ロックに要する時間にかかわる同期特性、定常位相誤差及び雑音帯域にかかわる定常特性、そして固有周波数及び減衰率にかかわる過渡応答特性が変化する。 The frequency division number is changed the loop gain of the entire When changing system, synchronization characteristic related to the time required to lock, the steady-state characteristic according to the constant phase error and noise band, and the transient response characteristics related to the natural frequency and damping factor Change. しかし、分周数の変化によるループゲインの増減分を分周数選択信号によって低減フィルタの抵抗値及び容量値を選択して変化させることにより前期特性の劣化を防ぐ。 However, preventing degradation of the year characteristics by changing and selecting the resistance value and the capacitance value of the reduction filter to increment or decrement of the loop gain due to changes in the frequency division number by dividing number selecting signal. 例えば固有周波数ω Nは分周数をNとすると(K For example, the natural frequency ω N and the division number and N (K
/N/(R1・C+R2・C) 1/2であり、Nが増加して固有周波数ω Nが減少しても、小さい抵抗R1、R2 / N / (R1 · C + R2 · C) 1/2, even N is increased by decreasing the natural frequency omega N, small resistors R1, R2
及び容量Cを選択すれば固有周波数ω Nの値の減少は抑えられる。 And decrease in the value of the natural frequency omega N by selecting the capacitance C can be suppressed.

【0043】図8は第3の実施例の他の例に用いられる低域フィルタを示す回路図である。 [0043] FIG. 8 is a circuit diagram showing a low-pass filter used in another example of the third embodiment. それぞれ選択回路5 Each selection circuit 5
0を備えた抵抗R1、R2及び容量Cによって構成されている。 It is constituted by resistors R1, R2 and the capacitor C having a 0. 抵抗R1は、誤差信号2が与えられる抵抗R1 Resistor R1, resistance error signal 2 is supplied R1
1より始まる抵抗R1NまでN個の抵抗が直列して配置され、選択回路50に接続されている。 N resistors to begin than 1 resistor R1N are arranged in series, it is connected to a selection circuit 50. 抵抗R2は、容量Cの選択回路からの出力信号に接続した抵抗R21より始まる抵抗R2NまでN個の抵抗が直列して配置され、選択回路50に接続されている。 Resistor R2, N number of resistor is arranged in series to the resistor R2N beginning than the resistance R21 connected to the output signal from the selection circuit of the capacitor C, and is connected to the selection circuit 50. 容量Cは、一方を接地された容量C11〜C1Nが並列して配置され、選択回路50に接続されている。 Capacitance C is the capacitance C11~C1N grounded one are arranged in parallel, are connected to a selection circuit 50. 選択回路50には分周数選択信号S1〜SNが与えられる。 The selection circuit 50 is given division number selection signal Sl to SN.

【0044】図8に示した低域フィルタでは抵抗が直列接続されており、抵抗R1あるいはR2の入力端から選択回路で出力を選択されるノードまでの抵抗値の和が抵抗R1あるいはR2の抵抗値となる。 The resistance in the low-pass filter shown in FIG. 8 are connected in series, the resistance of the sum of the resistance values ​​from the input end of the resistor R1 or R2 to the node to be selected the output selection circuit resistors R1 or R2 It becomes a value. これによって分周数の変化によるループゲインの増減分を分周数選択信号によって低域フィルタの抵抗値及び容量値を選択して変化させることにより同期特性、定常特性及び過渡応答特性の劣化を防ぐ。 Prevent This synchronization characteristic by changing by selecting the resistance value and the capacitance value of the low-pass filter increment or decrement of the loop gain due to changes in the frequency division number by dividing number selecting signal, the deterioration of the steady-state characteristics and transient response characteristics .

【0045】次に、本発明の第4の実施例について説明する。 Next, a description will be given of a fourth embodiment of the present invention. 図9は、本発明の第4の実施例によるPLL回路を示すブロック図であり、本実施例は分周数選択信号がN個のPLL回路である。 Figure 9 is a block diagram showing a PLL circuit according to a fourth embodiment of the present invention, this embodiment dividing number selecting signal is the N PLL circuit. 同図に示すように位相比較器10に基準となる入力信号1と分周信号40で分周された分周信号5が入力される。 Divided signal 5 which is divided by the input signal 1 and the divided signal 40 as a reference to the phase comparator 10 as shown in the figure is input. 位相比較器10からの誤差信号2は分周数選択信号S1〜SNによって制御される低域フィルタ20に与えられ、前期低域フィルタ20からは分周数選択信号S1〜SNによって制御されるVC VC is the error signal 2 from the phase comparator 10 is given to the low pass filter 20 which is controlled by the frequency division number selection signal Sl to SN, from year low pass filter 20 which is controlled by the frequency division number selection signal Sl to SN
O回路30にVCO制御信号3が与えられる。 O circuit 30 VCO control signal 3 is given to. VCO回路30の出力信号4は、分周数選択信号S1〜SNによって制御される分周器40に与えられ分周信号5が得られる。 The output signal 4 of the VCO circuit 30, frequency divider 40 given divided signal 5 which is controlled by the frequency division number selection signal S1~SN is obtained. 分周信号5は位相比較器10の一方の入力信号となり帰還ループを形成する。 Divided signal 5 forms a feedback loop becomes one input signal of the phase comparator 10.

【0046】次に本第4の実施例の動作について説明する。 [0046] Next will be described the operation of the fourth embodiment. 図9に示される低域フィルタの実施例を図7に、V Figure 7 an embodiment of a low-pass filter shown in FIG. 9, V
CO回路の実施例を図4に示す。 Examples of CO circuit shown in FIG. 位相比較器10は、入力信号1及び分周信号5の位相差に対応した誤差信号2 Phase comparator 10, the error signal 2 corresponding to the phase difference between the input signal 1 and the divided signal 5
を発生する。 The occur. PLLが同期状態にある場合において、分周器40によって分周された分周信号5の位相は入力信号1の位相と一致し、位相比較器40の誤差信号2の電圧は変化しない。 When the PLL is in a synchronous state, the frequency divider 40 by the divided-divided signal 5 of the phase matches the input signal 1 phase, the voltage of the error signal 2 of the phase comparator 40 does not change.

【0047】分周数選択信号S1〜SNのうちいずれか1つだけが2値表示で“1”となり分周器40によって分周数が決定される。 The frequency division number by "1" and frequency divider 40 in either only one binary display of the frequency dividing number selecting signal S1~SN is determined. また低減フィルタ20では抵抗R Also the reduction filter 20 resistance R
1及びR2、容量Cに付加されている選択回路50も前記分周数選択信号S1〜SNによって制御されて選択回路50に入力されるN個の入力から1つを選択し出力する。 1 and R2, the selection circuit is added to the capacitor C 50 also selects and outputs the controlled one of N inputs to be inputted to the selection circuit 50 by the frequency division number selection signal Sl to SN. 前記低域フィルタによって位相比較器10の出力誤差信号2に含まれる高周波成分及び雑音が除去される。 The high-frequency component and the noise contained in the output error signal 2 of the phase comparator 10 by the low-pass filter is eliminated.

【0048】低域フィルタの出力信号であるVCO制御信号3の電位によって単位遅延回路を流れる電流量が制御されて単位遅延回路での遅延時間が制御される。 The delay time of the unit delay circuit amount of current is controlled through the unit delay circuits by the potential of the VCO control signal 3 is the output signal of the low pass filter is controlled. 分周数選択信号S1〜SNはただ1つのみが2値表示で“1”となり、遅延ブロックの出力が接続されているC Min division number selection signal S1~SN Hatada only one binary display "1", C the output of the delay block is connected
MOSトランスミッションゲートのうち前記“1”となった分周数選択信号が与えられるCMOSトランスミッシッンゲートがオンして遅延ブロック出力信号が選択されてVCO回路30の出力信号4となるとともに遅延ブロック31の入力信号となる。 Delay with the delay block output signal the "1" and the frequency division number selection signal becomes the CMOS transmitter Sit down gate given is turned on among the MOS transmission gates is selected by the output signal 4 of the VCO circuit 30 blocks 31 the input signal.

【0049】こうして分周数の増減に伴う分周器によるゲインの増減が生じただけ、低域フィルタの抵抗値及び容量値を分周数選択信号で選択することによって低域フィルタの性能を変化し、またVCO回路を構成するリング発振器に含まれる単位遅延回路の段数を分周数選択信号で選択することによってVCO回路部分のゲインを増減することによって、系全体での同期特性、定常特性及び過渡応答特性の劣化を防ぐ。 [0049] Thus only the gain increase or decrease by the frequency divider with the division number of increase or decrease occurs, change the performance of the low pass filter by selecting the resistance value and the capacitance value of the low pass filter by the frequency division number selection signal and also by increasing or decreasing the gain of the VCO circuit portions by selecting the number of stages of the unit delay circuits included in the ring oscillator constituting the VCO circuit by the frequency division number selection signal, the synchronization characteristics of the entire system, constant characteristics and prevent the deterioration of the transient response characteristics.

【0050】次に、本発明の第5の実施例について説明する。 Next, a description will be given of a fifth embodiment of the present invention. 図9は、本発明の第5の実施例によるPLL回路を示すブロック図であり、本実施例は分周数選択信号がN個のPLL回路である。 Figure 9 is a block diagram showing a PLL circuit according to a fifth embodiment of the present invention, this embodiment dividing number selecting signal is the N PLL circuit. 同図に示すように位相比較器10に基準となる入力信号1と分周器40で分周された分周信号5が入力される。 Divided signal 5 which is divided by the input signal 1 and the frequency divider 40 as a reference to the phase comparator 10 as shown in the figure is input. 位相比較器10からの誤差信号2は分周数選択信号S1〜SNによって制御される低域フィルタ20に与えられ、前記低域フィルタ20からは分周数選択信号S1〜SNによって制御されるVCO The error signal 2 from the phase comparator 10 is given to the low pass filter 20 which is controlled by the frequency division number selection signal Sl to SN, wherein the low pass filter 20 VCO which is controlled by the frequency division number selection signal Sl to SN
回路30にVCO制御信号3が与えられる。 The VCO control signal 3 is supplied to the circuit 30. VCO回路30の出力信号4は、分周数選択信号S1〜SNによって制御される分周器40に与えられ、分周信号5が得られる。 The output signal 4 of the VCO circuit 30 is supplied to the frequency divider 40 which is controlled by the frequency division number selection signal Sl to SN, the divided signal 5 is obtained. 分周信号5は位相比較器10の一方の入力信号となり帰還ループを形成する。 Divided signal 5 forms a feedback loop becomes one input signal of the phase comparator 10.

【0051】次に本第5の実施例の動作について説明する。 [0051] Next will be described the operation of the fifth embodiment. 図9に示される低域フィルタの実施例を図7に、V Figure 7 an embodiment of a low-pass filter shown in FIG. 9, V
CO回路の実施例を図5に示す。 Examples of CO circuit shown in FIG. 位相比較器10は、入力信号1及び分周信号5の位相差に対応した誤差信号2 Phase comparator 10, the error signal 2 corresponding to the phase difference between the input signal 1 and the divided signal 5
を発生する。 The occur. PLLが同期状態にある場合において、分周器40によって分周された分周信号5の位相は入力信号1の位相と一致し、位相比較器40の誤差信号2の電圧は変化しない。 When the PLL is in a synchronous state, the frequency divider 40 by the divided-divided signal 5 of the phase matches the input signal 1 phase, the voltage of the error signal 2 of the phase comparator 40 does not change.

【0052】分周数選択信号S1〜SNのうちいずれか1つだけが2値表示で“1”となり分周器40によって分周数が決定される。 [0052] frequency division number by "1" and frequency divider 40 in either only one binary display of the frequency dividing number selecting signal S1~SN is determined. また低域フィルタ20では抵抗R In addition, the low pass filter 20 resistance R
1及びR2、容量Cに付加されている選択回路50も前記分周数選択信号S1〜SNによって選択回路50に入力されるN個の入力から1つを選択し出力する。 1 and R2, the selection circuit is added to the capacitor C 50 also selects and outputs one of the N inputs to be inputted to the selection circuit 50 by the frequency division number selection signal Sl to SN. 前記低域フィルタによって位相比較器10の出力誤差信号2に含まれる高周波成分及び雑音が除去される。 The high-frequency component and the noise contained in the output error signal 2 of the phase comparator 10 by the low-pass filter is eliminated.

【0053】VCO回路301〜30Nを構成するnチャネル型MOSトランジスタ及びpチャネル型MOSトランジスタのトランジスタサイズはそれぞれ異なる為にVCO回路301〜30Nはそれぞれ異なるゲインを持っている。 [0053] VCO circuit 301~30N transistor sizes for different for each of the n-channel MOS transistors and p-channel type MOS transistor constituting the VCO circuit 301~30N have different gains, respectively. 分周数選択信号S1〜SNに従って異なるゲインを持った複数個のVCO回路から1つを選択することによってVCO回路部分のゲインを増減する。 To increase or decrease the gain of the VCO circuit portion by selecting one from the plurality of VCO circuits having different gains according to the frequency dividing number selecting signal Sl to SN.

【0054】こうして分周数の増減に伴う分周器によるゲインの増減が生じただけ、低域フィルタの抵抗値及び容量値を分周数選択信号で選択することによって低域フィルタの性能を変化し、また異なるゲインを持った複数個のVCO回路から1つを分周数選択信号で選択することによってVCO回路部分のゲインを増減することによって、系全体での同期特性、定常特性及び過渡応答特性の劣化を防ぐ。 [0054] Thus only the gain increase or decrease by the frequency divider with the division number of increase or decrease occurs, change the performance of the low pass filter by selecting the resistance value and the capacitance value of the low pass filter by the frequency division number selection signal and, also by increasing or decreasing the gain of the VCO circuit portion by selecting one of the plurality of VCO circuits having different gains by the frequency division number selection signal, synchronization characteristics, the steady-state characteristic and the transient response of the entire system prevent the deterioration of the characteristics.

【0055】 [0055]

【発明の効果】以上のように、この発明によれば、VC As is evident from the foregoing description, according to the present invention, VC
O回路の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、前記VC As O circuit of the frequency or phase is always coincides with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the VC
O回路の発振信号を分周数選択信号に従って分周する分周器と、前記分周器の出力信号と前記入力信号の2つの信号の位相差に対応した信号を出力する位相比較器と、 A frequency divider for dividing the oscillation signal of the O circuit in accordance with the frequency dividing number selecting signal, a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the output signal and the input signal of said frequency divider,
前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、前記低域フィルタの出力信号によって発振周波数が変化するVCO回路とを備え、前記V Wherein comprising a low pass filter for removing high frequency components and noise of the output signal of the phase comparator, and a VCO circuit which changes its oscillation frequency by the output signal of the low pass filter, the V
CO回路は、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続され、前記分周数選択信号に従ってリングを構成するインバータの接続段数が選択されるように選択回路を備えているので、分周数が変化したことによるループゲインの増減に伴う性能の劣化を制御し、分周数毎にそれぞれ最適なループゲインを得ることができるという効果がある。 CO circuit, so that the plurality of inverter circuit current amount by the output signal of the low pass filter is controlled are connected in a ring, the number of connection stages of inverters forming a ring according to the frequency division number selection signal is selected is provided with the selection circuit, minute by controlling the degradation of performance due to changes in loop gain due to the division number is changed, there is an effect that it is possible to obtain an optimum loop gain respectively for each frequency division number.

【0056】また、この発明によれば、VCO回路の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、前記VCO回路の発振信号を分周数選択信号に従って分周する分周器と、前記分周器の出力信号と前記入力信号の2つの信号の位相差に対応した信号を出力する位相比較器と、前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、前記低域フィルタの出力信号によって発振周波数が変化するVCO回路とを備え、前記VCO回路は、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続された複数個のリング発振器が選択回路に接続され、前記複数個のリング発振器の [0056] According to the present invention, as the frequency or phase of the VCO circuit coincides always with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the oscillation of the VCO circuit a frequency divider for dividing the signal in accordance with frequency division number selection signal, a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the output signal and the input signal of the frequency divider, the phase comparator a low pass filter for removing high frequency components and noise of the output signal of the a VCO circuit which changes its oscillation frequency by the output signal of the low-pass filter, the VCO circuit, the amount of current by the output signal of the low pass filter There plurality of ring oscillator in which a plurality of inverter circuits to be controlled is connected in a ring is connected to the selection circuit, the plurality of ring oscillator ンバータ回路のトランジスタサイズがリング発振器毎に異なり、前記分周数選択信号に従って前記複数個のリング発振器の発振信号から1つを選択されるように選択回路を備えているので、分周数が変化したことによるループゲインの増減に伴う性能の劣化を制御し、分周数毎にそれぞれ最適なループゲインを得ることができるという効果がある。 Transistor size of inverter circuit vary from the ring oscillator is provided with the selection circuit so as to select one of the oscillation signal of the plurality of ring oscillators according to the frequency division number selection signal, the frequency division number is changed and to control the degradation in performance due to changes in loop gain due to an effect that it is possible to obtain an optimum loop gain respectively for each frequency division number.

【0057】また、この発明によれば、VCO回路の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、前記VCO回路の発振信号を分周数選択信号に従って分周する分周器と、前記分周器の出力信号と前記入力信号の2つの信号の位相差に対応した信号を出力する位相比較器と、前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、前記低域フィルタの出力信号によって発振周波数が変化するVCO回路とを備え、前記低域フィルタは、前記分周数選択信号に従って抵抗値及び容量値が選択されるように選択回路を備えているので、分周数が変化したことによるループゲインの増減に伴う性能の劣化を抑制し、分周数 [0057] According to the present invention, as the frequency or phase of the VCO circuit coincides always with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the oscillation of the VCO circuit a frequency divider for dividing the signal in accordance with frequency division number selection signal, a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the output signal and the input signal of the frequency divider, the phase comparator a low pass filter for removing high frequency components and noise of the output signal of the a VCO circuit which changes its oscillation frequency by the output signal of the low pass filter, the low pass filter, the resistance value according to the frequency division number selection signal and the capacitance value is provided with a selection circuit to be selectively, suppressing degradation in performance due to the increase or decrease in loop gain caused by the frequency division number is changed, the frequency division number にそれぞれ最適なフィルタ特性を得ることができるという効果がある。 There is an effect that it is possible to respectively obtain the optimum filter characteristic.

【0058】また、この発明によれば、VCO回路の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御するPLL回路において、前記VCO回路の発振信号を分周数選択信号に従って分周する分周器と、前記分周器の出力信号と前記入力信号の2つの信号の位相差に対応した信号を出力する位相比較器と、前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、前記低域フィルタの出力信号によって発振周波数が変化するVCO回路とを備え、前記低域フィルタは、前記分周数選択信号に従って抵抗値及び容量値が選択され、かつ前記VCO回路は、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に [0058] Further, according to the present invention, as the frequency or phase of the VCO circuit coincides always with the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the oscillation of the VCO circuit a frequency divider for dividing the signal in accordance with frequency division number selection signal, a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the output signal and the input signal of the frequency divider, the phase comparator a low pass filter for removing high frequency components and noise of the output signal of the a VCO circuit which changes its oscillation frequency by the output signal of the low pass filter, the low pass filter, the resistance value according to the frequency division number selection signal and capacitance values ​​are selected, and the VCO circuit, the the plurality of inverter circuit current amount by the output signal of the low-pass filter is controlled ring 続され、前記分周数選択信号に従ってリングを構成するインバータの接続段数が選択されるように選択回路を備えているので、分周数が変化したことによるループゲインの増減に伴う性能の劣化を抑制し、分周数毎にそれぞれ最適なフィルタ特性及びループゲインを得ることができるという効果がある。 Are continued, since the number of connection stages of inverters forming a ring according to the frequency division number selection signal is a selection circuit to be selectively, the degradation in performance due to the increase or decrease in loop gain caused by the frequency division number is changed suppressing, there is an effect that it is possible for each frequency division number optimal filter characteristic and loop gain, respectively.

【0059】さらに、この発明によれば、VCO回路の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックによる制御するPLL回路において、前記VCO回路の発振信号を分周数選択信号に従って分周する分周器と、 [0059] Further, according to the present invention, as the frequency or phase of the VCO circuit will always match the frequency or phase of the input signal, the PLL circuit for controlling by feedback by detecting the phase difference, the oscillation of the VCO circuit a frequency divider for dividing the signal in accordance with frequency division number selection signal,
前記分周器の出力信号と前記入力信号の2つの信号の位相差に対応した信号を出力する位相比較器と、前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、前記低域フィルタの出力信号によって発振周波数が変化するVCO回路とを備え、前記低域フィルタは、前記分周数選択信号に従って抵抗値及び容量値が選択されかつ、前記VCO回路は、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続された複数個のリング発振器が選択回路に接続され、前記複数個のリング発振器のインバータ回路のトランジスタサイズがリング発振器毎に異なり、前記分周数選択信号に従って前記複数個のリング発振器の発振信号から1つが選択されるように選択回路を備えているので A phase comparator for outputting a signal corresponding to the phase difference between the two signals of the output signal and the input signal of the frequency divider, a low pass filter for removing high frequency components and noise of the output signal of the phase comparator, wherein a VCO circuit which changes its oscillation frequency by the output signal of the low pass filter, the low pass filter, the resistance value and capacitance value according to the frequency division number selection signal is selected and the VCO circuit, the low pass a plurality of inverter circuits the amount of current is controlled by the output signal of the filter is connected to a plurality of the ring oscillator is selected circuits connected in a ring, the transistor size of the inverter circuit of the plurality of ring oscillator ring oscillator vary from, since one of the oscillation signal of the plurality of ring oscillator is provided with the selection circuit to be selectively in accordance with the frequency division number selection signal 分周数が変化したことによるループゲインの増減に伴う性能の劣化を抑制し、分周数毎にそれぞれ最適なフィルタ特性及びループゲインを得ることができるという効果がある。 Suppressing degradation in performance due to the increase or decrease in loop gain caused by the frequency division number is changed, there is an effect that it is possible for each frequency division number optimal filter characteristic and loop gain, respectively.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の第1の実施例を示すPLL回路のブロック図である。 1 is a block diagram of a PLL circuit according to a first embodiment of the present invention.

【図2】この発明の第1の実施例におけるVCO回路の回路図である。 2 is a circuit diagram of a VCO circuit according to a first embodiment of the present invention.

【図3】この発明の第1の実施例の他の例を示すPLL [Figure 3] PLL showing another example of the first embodiment of the present invention
回路のブロック図である。 It is a block diagram of a circuit.

【図4】この発明の第1の実施例の他の例におけるVC [4] VC in another example of the first embodiment of the present invention
O回路の回路図である。 It is a circuit diagram of O circuits.

【図5】この発明の第2の実施例におけるVCO回路の回路図である。 5 is a circuit diagram of a VCO circuit in the second embodiment of the present invention.

【図6】この発明の第3の実施例を示すPLL回路のブロック図である。 6 is a block diagram of a PLL circuit according to a third embodiment of the present invention.

【図7】この発明の第3の実施例における低域フィルタの回路図である。 7 is a circuit diagram of a low pass filter in the third embodiment of the present invention.

【図8】この発明の第3の実施例の他の例における低域フィルタの回路図である。 8 is a circuit diagram of a low pass filter in another example of the third embodiment of the present invention.

【図9】この発明の第4,第5の実施例を示すPLL回路のブロック図である。 9 is a block diagram of a 4, PLL circuit according to a fifth embodiment of the present invention.

【図10】従来のPLL回路を示すブロック図である。 10 is a block diagram showing a conventional PLL circuit.

【図11】従来のPLL回路の動作を示すタイミングチャート図である。 11 is a timing chart showing the operation of the conventional PLL circuit.

【図12】従来のPLL回路における低域フィルタの回路図である。 12 is a circuit diagram of a low pass filter in the conventional PLL circuit.

【図13】従来のPLL回路におけるVCO回路の回路図である。 13 is a circuit diagram of a VCO circuit in a conventional PLL circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 入力信号 2 誤差信号 3 VCO制御信号 4 出力信号 5 分周信号 10 位相比較器 20 低域フィルタ 30,301〜301N VCO回路 40 分周器 S,S1〜SN 選択信号 31〜3N 電圧制御型インバータチェーン 30S〜3NS,50 選択回路 R1,R11〜R1N,R2,R21〜R2N 抵抗 C,C11〜C1N 容量 1 input signal 2 error signal 3 VCO control signal 4 output signal 5 divided signal 10 phase comparator 20 low pass filter 30,301~301N VCO circuit 40 divider S, Sl to SN selection signal 31~3N voltage controlled inverter chain 30S~3NS, 50 selection circuits R1, R11~R1N, R2, R21~R2N resistance C, C11~C1N capacity

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御する位相同期ループ回路であって、 前記発振器の発振信号を分周数選択信号に従って分周する分周器と、 前記分周器の出力信号と前記入力信号との2つの信号の位相差に対応した信号を出力する位相比較器と、 前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、 前記低域フィルタの出力信号によって発振周波数が変化する発振器とを備え、 前記発振器は、リング状に接続され、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路と、前記分周数選択信号に従ってリングを構成するインバータの接続段数を選択する選択回路とを備えたも 1. A as oscillator frequency or phase is always coincides with the frequency or phase of the input signal, a phase locked loop circuit for controlling by feedback by detecting the phase difference, dividing the oscillation signal of the oscillator the number and frequency divider for dividing in accordance with the selection signal, the partial output signal of the frequency divider and a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the input signal, the output signal of the phase comparator preparedness and low pass filter for removing high frequency components and noise, said oscillator which changes its oscillation frequency by the output signal of the low-pass filter, the oscillator is connected in a ring, the current by the output signal of the low pass filter a plurality of inverter circuits quantity is controlled, also comprising a selection circuit for selecting the number of connected inverters forming a ring according to the frequency division number selection signal であることを特徴とする位相同期ループ回路。 Phase locked loop circuit, characterized in that it.
  2. 【請求項2】 発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御する位相同期ループ回路であって、 前記発振器の発振信号を分周数選択信号に従って分周する分周器と、 前記分周器の出力信号と前記入力信号との2つの信号の位相差に対応した信号を出力する位相比較器と、 前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、 前記低域フィルタの出力信号によって発振周波数が変化する発振器とを備え、 前記発振器は、インバータ回路のトランジスタサイズが相互に異なり、前記低域フィルタの出力信号によって電流量が制御される複数個のインバータ回路がリング状に接続された複数個のリング発振器と、上記各リング発振器の 2. As the oscillator frequency or phase is always coincides with the frequency or phase of the input signal, a phase locked loop circuit for controlling by feedback by detecting the phase difference, dividing the oscillation signal of the oscillator the number and frequency divider for dividing in accordance with the selection signal, the partial output signal of the frequency divider and a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the input signal, the output signal of the phase comparator of the low-pass filter for removing high frequency components and noise, said a oscillator that changes the oscillation frequency by the output signal of the low-pass filter, the oscillator, the transistor size of the inverter circuit are different from each other, of the low-pass filter a plurality of ring oscillator in which a plurality of inverter circuits connected in a ring the amount of current is controlled by the output signal of the respective ring oscillator 力が接続され前記分周数選択信号に従って前記複数個のリング発振器の発振信号から1つを選択して出力する選択回路とを備えたことを特徴とする位相同期ループ回路。 Phase locked loop circuit, characterized in that force and a selection circuit for selecting and outputting one from the oscillation signal of the plurality of ring oscillators in accordance connected the frequency division number selection signal.
  3. 【請求項3】 発振器の周波数あるいは位相が常に入力信号の周波数あるいは位相に一致するように、位相差を検出してフィードバックにより制御する位相同期ループ回路であって、 前記発振器の発振信号を分周数選択信号に従って分周する分周器と、 前記分周器の出力信号と前記入力信号との2つの信号の位相差に対応した信号を出力する位相比較器と、 前記位相比較器の出力信号の高周波成分及び雑音を除去する低域フィルタと、 前記低域フィルタの出力信号によって発振周波数が変化する発振器とを備え、 前記低域フィルタは、前記周波数選択信号に従って抵抗値及び容量値を選択する選択回路を備えたものであることを特徴とする位相同期ループ回路。 3. As the oscillator frequency or phase is always coincides with the frequency or phase of the input signal, a phase locked loop circuit for controlling by feedback by detecting the phase difference, dividing the oscillation signal of the oscillator the number and frequency divider for dividing in accordance with the selection signal, the partial output signal of the frequency divider and a phase comparator for outputting a signal corresponding to the phase difference between the two signals of the input signal, the output signal of the phase comparator comprising of a low pass filter for removing high frequency components and noise, said oscillator which changes its oscillation frequency by the output signal of the low pass filter, the low pass filter selects the resistance value and capacitance value according to the frequency selection signal phase locked loop circuit, characterized in that those having a selection circuit.
  4. 【請求項4】 請求項1記載の位相同期ループ回路において、 前記低域フィルタは、前記分周数選択信号に従って抵抗値及び容量値が選択する選択回路を備えたものであることを特徴とする位相同期ループ回路。 4. A phase locked loop circuit according to claim 1, wherein the low pass filter is characterized in that the resistance value and capacitance value according to the frequency division number selection signal is that a selection circuit for selecting phase-locked loop circuit.
  5. 【請求項5】 請求項2記載の位相同期ループ回路において、 前記低域フィルタは、前記分周数選択信号に従って抵抗値及び容量値が選択する選択回路を備えたものであることを特徴とする位相同期ループ回路。 5. A phase locked loop circuit according to claim 2, wherein said low-pass filter is characterized in that the resistance value and capacitance value according to the frequency division number selection signal is that a selection circuit for selecting phase-locked loop circuit.
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