JPH05165636A - 命令先取り装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン方式の情報処理装置における命
令先取り方式において、分岐Ｇｏ予測失敗時の分岐命令
実行の高速化を図ると共に、メモリ索引効率を向上させ
て命令供給能力の向上を図る。 【構成】 分岐Ｇｏ予測ワードに連続する分岐ＮｏＧｏ
ワードを、捨てることなく命令先取りバッファ１４内に
格納する。分岐Ｇｏ予測失敗時に、このバッファ１４内
の分岐ＮｏＧｏワードを次ステージ（命令解読ステー
ジ）へ供給することにより、分岐Ｇｏ予測失敗時の分岐
命令の実行を高速化できると共に、メモリ索引のやり直
しをすることがないので、メモリ索引効率も向上する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は命令先取り装置に関し、特に分岐
予測手段を用いて命令先取りを行うパイプライン処理方
式を採用した情報処理装置の命令先取り方式に関する。

【０００２】

【従来技術】従来、この種の分岐予測手段による命令先
取り機能を有するパイプライン処理方式の情報処理装置
では、分岐予測テーブル等による分岐予測手段によっ
て、命令の先取りを行い、結果的に分岐命令を高速に実
行するようになっている。

【０００３】この様な方式は、特公昭５０−２２３８４
号公報，特開昭５５−９９６５５号公報，特開昭５７−
５９２５３号公報等において提案されており、既にいく
つかの情報処理装置で実施されている。

【０００４】これ等の方式では、分岐命令について、そ
の実行の度に実行結果の履歴を保持しておき、次にその
分岐命令が実行されようとするときには、その履歴情報
（分岐成立／不成立，分岐先アドレス）を反映させて、
命令先取りを効果的に実行するようになっている。

【０００５】すなわち、この様な方式では、命令先取り
の予測が適中する限りにおいては、分岐命令を高速に実
行できる効果がある。

【０００６】一般にパイプライン制御方式による情報処
理装置は、命令の実行フェーズを以下に述べる各ステー
ジに分割し、その各ステージの機能を果すためのハード
ウェアを設け、各ステージサイクルを各命令が逐次くま
なく実行するようにして見かけ上１命令当り１ステージ
サイクルで実行ができるように制御されている。

【０００７】ＩＦステージ（命令先取りステージ） 命令取出しアドレスにより、メモリから命令を取出すス
テージ。

【０００８】ＤＣステージ（命令解読ステージ） 命令レジスタに命令が読出されその命令の種類を解読す
るステージ。

【０００９】ＡＤステージ（アドレス生成ステージ） その命令が必要とするアドレスを生成するステージであ
り、分岐命令であるならば、その分岐命令が実際に分岐
する分岐先アドレスが生成される。

【００１０】ＯＦステージ（オペランド取出しステー
ジ） 演算に使用するオペランドを取出すステージ。

【００１１】ＥＸステージ（演算ステージ） 演算を実行するステージであり、分岐命令の場合、この
ステージで分岐成立か否かが確定する。

【００１２】更に、本発明に特に関係するＩＦ（命令取
出し）ステージは複数ステージからなり、一般には以下
のステージに分割されている（尚、更に細いステージに
分割されていることもある）。

【００１３】ＩＦＡステージ（命令アクセスステー
ジ） 命令取出しアドレスにより、メモリから命令を取出して
命令バッファに格納するステージであり、同時に命令取
出しアドレスにより分岐予測機能を索引し、分岐予測先
アドレスを生成するステージ。

【００１４】ＩＦＢステージ（命令供給ステージ） 命令バッファの命令を、次段のＤＣステージの命令レジ
スタへ供給すると同時に、分岐予測機能により生成され
た分岐予測先アドレスをＩＦＡステージへ供給するステ
ージ。

【００１５】図３に従来のＩＦステージの構成を示す。
命令取出しレジスタ１１は先取りする命令のアドレスを
保持し、このアドレスにより命令メモリ１２と分岐予測
機能１３とを同時に索引する。それと同時に、カウンタ
１７により後続命令のアドレスを生成して命令取出しア
ドレスレジスタ１１へセットする。

【００１６】命令メモリ１２（このメモリは主記憶でも
キャッシュメモリでも可）からの命令は命令先取りバッ
ファ１４に格納されてＤＣステージへの命令供給がなさ
れる。同時に分岐予測機能１３により分岐予測が行われ
て分岐予測先アドレスが生成され、これが分岐予測先ア
ドレスレジスタ１５にセットされる。

【００１７】分岐Ｇｏ予測の場合、分岐予測先アドレス
レジスタ１５から命令取出しアドレスレジスタ１１に分
岐予測先アドレスがセットされ、予測先の命令取出しが
行われる。アドレスリカバリ機能１６は分岐予測失敗時
に命令を取出すための新しいアドレスを命令取出しレジ
スタ１１にセットする。

【００１８】図３に示した従来の命令先取り方式では、
図４に示す命令列を実行する場合、図５に示す様に、分
岐命令Ｄの分岐予測がＩＦＢステージで行われ、このＩ
ＦＢステージで生成された分岐予測先アドレス100 の命
令Ｌ，Ｍを取出すまでの間に、既に命令取出しを行って
いる分岐Ｇｏ側の命令Ｅ，Ｆは無効な命令として捨てら
れている。従って、メモリの索引効率が低下し、命令供
給能力が低下する原因になるという欠点がある。

【００１９】更に、図４で示す命令列の分岐命令Ｄが分
岐Ｇｏ予測され、分岐予測失敗して分岐ＮｏＧｏを判定
された場合、図５に示す如く、分岐命令Ｄの実行は６Ｔ
となり、ＮｏＧｏ側の命令Ｅに関しては、タイミングＴ
3 において、メモリ１２から取出されているにもかかわ
らず、ＮｏＧｏ側の命令であるために捨てられている。

【００２０】分岐命令Ｄの実行によりＮｏＧｏと判定さ
れたとき、再びＮｏＧｏ側の命令Ｅを取出しているの
で、命令取出し動作が同一命令に対して２回実行される
ことになり、命令取出しのメモリ索引効率が低下し、命
令供給能力が低下するという欠点がある。

【００２１】図５に示した分岐命令の実行Ｔ数（６Ｔ）
を削減する方式としては、図６に示す様にＡＤステージ
で分岐命令Ｄの分岐先アドレスが確定するときに、予測
と反対方向の命令取出しに起動をかける方式がある。

【００２２】分岐命令Ｄの実行Ｔ数は４Ｔになるが、分
岐命令Ｄの実行結果を待たずして予測と反対方向の命令
取出しを行うために、分岐命令Ｄに関する予測が成功す
る場合は、予測と反対方向の命令取出し動作は中止さ
れ、予測方向の先取りが継続される。

【００２３】しかしながら、予測と反対方向の命令取出
し動作によって予測方向の先取りが中断されることにな
り、メモリの索引効率が低下し、命令供給能力が低下す
る。また、前述した如く、ＮｏＧｏ側の命令Ｅに対して
は、命令取出し動作が２回実行され、メモリの索引効率
が同様に低下し、命令供給能力が低下するという欠点が
ある。

【００２４】

【発明の目的】本発明の目的は、分岐Ｇｏ予測失敗時の
分岐命令実行の高速化を図ると共に、メモリ索引効率を
向上させて命令供給能力を向上可能とした命令先取り装
置を提供することである。

【００２５】

【発明の構成】本発明による命令先取り装置は、命令取
出しアドレスレジスタのアドレスによりメモリから命令
を取出して命令先取りバッファに格納すると同時に前記
アドレスにより分岐予測手段を索引して分岐予測アドレ
スを生成する第１のステージと、前記命令先取りバッフ
ァの命令を次段の命令解読ステージへ供給すると同時に
前記分岐予測先アドレスを前記命令取出しアドレスレジ
スタに供給する第２のステージとからなる命令先取りス
テージを有するパイプライン処理方式の情報処理装置に
おける命令先取り装置であって、メモリから読出された
分岐命令を含む命令ワードを前記命令先取りバッファに
格納する際に、前記分岐予測手段により分岐Ｇｏ予測さ
れた第１〜第Ｎ（Ｎは２以上の整数）の分岐命令を含む
命令ワードを前記命令先取りバッファに夫々格納し、こ
れ等命令ワードの各々に続いて前記第１〜第Ｎの分岐命
令ＮｏＧｏ方向の命令を含む命令ワードを分岐ＮｏＧｏ
ワードとして前記命令先取りバッファの予め定められた
固定領域に夫々格納制御する手段と、前記分岐Ｇｏ予測
された分岐命令が実行されて分岐予測失敗して分岐Ｎｏ
Ｇｏと判定された場合に、前記命令先取りバッファに格
納されている前記分岐ＮｏＧｏワードの命令を前記命令
解読ステージへ供給し、その後の命令先取りは前記分岐
ＮｏＧｏワードの後続ワードから開始するよう制御する
手段とを含むことを特徴とする。

【００２６】

【実施例】以下、図面を用いて本発明の実施例について
詳細に説明する。

【００２７】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号により示す。本例では、
分岐ＮｏＧｏワードの分岐予測先アドレスを複数格納す
るレジスタ群１９と、このレジスタ群１９とレジスタ１
５との出力を選択して命令取出しアドレスレジスタ１１
へ供給する選択回路１８とが付加されて構成されてい
る。

【００２８】命令取出しアドレスレジスタ１１には、メ
モリ１２から読出す命令のアドレスが保持されており、
メモリ１２、分岐予測機能１３、カウンタ１７に夫々保
持アドレス２が供給される。

【００２９】命令メモリ１２から命令ワード単位（例え
ば、１命令を４バイトとし、１ワード８バイトとする
と、１回の命令メモリからの読出し動作で２命令取出せ
る）で読出され、命令先取りバッファ１４に格納され
る。同じサイクルで分岐予測機能１３が索引され、分岐
Ｇｏ予測の場合、分岐予測先アドレスが生成されると、
分岐予測先アドレスレジスタ１５にセットされる。

【００３０】同じサイクルで、カウンタ１７によって命
令取出しアドレスは後続のワードを取出すために８バイ
ト分加算され、命令取出しアドレスレジスタ１１にセッ
トされる。

【００３１】上記動作により分岐Ｇｏ予測として動作し
た場合、命令先取りバッファ１４には、分岐命令を含む
ワードの命令列が格納されており、分岐予測先アドレス
レジスタ１５には、分岐Ｇｏ予測された分岐命令に対す
る分岐予測先アドレスがセットされており、命令取出し
アドレスレジスタ１１には、分岐Ｇｏ予測された分岐命
令を含むワードの後続ワード、すなわち、分岐命令のＮ
ｏＧｏ方向の命令を含むワードのアドレスがセットされ
ている。次のサイクルで命令先取りバッファ１４に格納
されている命令はＤＣステージに供給される。

【００３２】同じサイクルで分岐予測先アドレスレジス
タ１５にセットされている分岐予測先アドレスは、選択
回路１８を経て命令取出しアドレスレジスタ１１にセッ
トされる。同じサイクルで命令取出しアドレスレジスタ
１１にセットされていた分岐ＮｏＧｏワードのアドレス
により、命令メモリ１２から分岐ＮｏＧｏワードが読出
され、図２に示される命令先取りバッファ内の固定領域
に保持される。次のサイクル以降は、命令取出しアドレ
スレジスタ１１にセットされている分岐予測先アドレス
から命令の取出しが続けられ、命令先取りバッファ１４
からは、予測に従った命令がＤＣステージへ供給され
る。

【００３３】分岐命令が実行され、分岐予測が失敗し分
岐ＮｏＧｏと判定された場合に、図２に示される命令先
取りバッファ内の固定領域に保持されている分岐ＮｏＧ
ｏ側の命令をＤＣステージに供給する。

【００３４】同じサイクルで、アドレスリカバリ機能１
６は分岐ＮｏＧｏワードに後続するアドレスを生成し、
命令取出しアドレスレジスタにセットする。次のサイク
ル以降は、命令取出しアドレスレジスタ１１にセットさ
れた分岐ＮｏＧｏワードに後続するアドレスから命令の
取出しが続けられ、命令先取りバッファ１４に格納され
る。

【００３５】上記動作により、図４に示される命令列を
実行した場合、図７に示されるようになる。図７におい
て、タイミングＴ2 において分岐命令Ｄが分岐Ｇｏ予測
され、分岐予測先アドレスが生成された場合、タイミン
グＴ3 において、従来捨てられていた分岐ＮｏＧｏ側の
命令Ｅ，Ｆは図２に示される命令先取りバッファ内の固
定領域に保持される。

【００３６】タイミングＴ8 において、分岐Ｇｏ予測失
敗と判定された場合、タイミングＴ9 においてＤＣステ
ージに対して図２に示される命令先取りバッファ内の固
定領域に保持されていた命令Ｅが供給され、ＩＦＡステ
ージのアドレスは図１のアドレスリカバリ機能１６によ
って分岐ＮｏＧｏワードの後続のワードのアドレス２４
が生成され、図１の命令取出しアドレスレジスタ１１に
セットされる。

【００３７】従って、図７に示すように、分岐命令Ｄの
実行Ｔ数は４Ｔとなり、分岐ＮｏＧｏ側の命令Ｅ，Ｆに
対するメモリアクセスも１回で済む。また、図６を用い
て前述した分岐命令がＡＤステージで分岐先アドレスが
確定する時に予測と反対方向の命令取出しに起動をかけ
る方式を用いなくても、分岐命令の実行Ｔ数が高速化さ
れ、しかも、不用な命令取出し動作も必要なくなり、メ
モリ索引効率が向上する。

【００３８】次に、図１の分岐ＮｏＧｏワードの分岐予
測先アドレス保持レジスタ群１９を用いた動作につい
て、先述の動作例と相違している部分についてのみ詳細
に説明する。

【００３９】図１を参照すると、分岐Ｇｏ予測が行わ
れ、図２に示す命令先取りバッファ内の固定領域に分岐
ＮｏＧｏワードがセットされるのと同じサイクルにおい
て、分岐ＮｏＧｏワードに対しても分岐予測機能１３に
よって分岐予測が行われている。従って、分岐ＮｏＧｏ
ワード内に分岐命令が存在し、分岐Ｇｏ予測された場合
に、分岐予測機能１３からは、分岐ＮｏＧｏ側ワード内
の分岐命令に対する分岐予測先アドレスが生成される。
その分岐予測先アドレスは分岐ＮｏＧｏワードの分岐予
測先アドレス保持レジスタ群１９に保持される。

【００４０】分岐予測が失敗し分岐ＮｏＧｏと判定され
た場合に、分岐ＮｏＧｏ側の命令が図２に示される命令
先取りバッファ内の固定領域から供給される。同じサイ
クルで、分岐ＮｏＧｏワードの分岐予測先アドレス保持
レジスタ群１９から、分岐ＮｏＧｏワードの分岐命令に
対する分岐予測先アドレスは選択回路１８に与えられ、
選択回路１８によりこのアドレスが選択され、命令取出
しアドレスレジスタ１１にセットされる。これにより、
分岐ＮｏＧｏワード内の分岐命令に対する分岐予測先ア
ドレスの命令の先取りが開始される。

【００４１】従って、分岐ＮｏＧｏワード内に存在する
分岐命令に対しても分岐予測が有効となり、分岐予測率
が向上し、命令先取りに関する機能の有効利用が図れ
る。

【００４２】図８に示す命令列を、第１の実施例で実行
した結果を図９に、第２の実施例で実行した結果を図１
０に夫々示す。

【００４３】図８の分岐命令Ｂが分岐Ｇｏ予測され、分
岐命令ＢのＮｏＧｏ側の命令である分岐命令Ｄに対して
も、分岐予測機能により分岐予測先アドレスの生成が可
能な状態で、分岐命令Ｂは分岐予測失敗し、結果ＮｏＧ
ｏとなり分岐命令Ｄは、結果Ｇｏとなる場合について説
明する。

【００４４】図８に示される命令が前記のような実行状
態で実行された場合、第１の実施例では、図９で示すよ
うにタイミングＴ2 において、分岐ＮｏＧｏワード内の
分岐命令Ｄに対する分岐予測先アドレスが生成されてい
るにもかかわらず、保持する手段を持たないために、捨
てられてしまう。

【００４５】従って、分岐命令Ｂが分岐予測失敗し、結
果ＮｏＧｏとなった場合、タイミングＴ11において、分
岐命令Ｄは、分岐予測先アドレスが存在しないため、分
岐ＮｏＧｏ予測として扱われ、分岐ＮｏＧｏ予測失敗と
なり、実行に６Ｔを要してしまう。

【００４６】上記の問題点を解決したのが、第２の実施
例であり、図１０で示すように、タイミングＴ2 におい
て、分岐ＮｏＧｏワード内の分岐命令Ｄに対する分岐予
測先アドレスを捨てることなく図１の分岐ＮｏＧｏワー
ドの分岐予測先アドレス保持レジスタ群１９に保持する
ことにより、分岐ＮｏＧｏワード内の分岐命令Ｄに対す
る分岐予測を可能としている。

【００４７】タイミングＴ6 において、分岐命令Ｂが分
岐Ｇｏ予測失敗と判定された場合に、タイミングＴ7 に
おいて、図１の分岐ＮｏＧｏワードの分岐予測先アドレ
スレジスタ群１９に保持されていた分岐ＮｏＧｏワード
内の分岐命令Ｄに対する分岐予測先アドレスが、選択回
路１８に与えられ、選択回路により命令先取アドレスレ
ジスタ１１にセットされる。

【００４８】従って、ＮｏＧｏワード内の分岐命令Ｄに
対する分岐予測が有効になり、タイミングＴ11におい
て、分岐Ｇｏ予測成功となり分岐命令Ｄの実行は１Ｔで
行われる。

【００４９】尚、上記実施例では、分岐Ｇｏ予測が１つ
だけの場合について説明したが、命令の先取りが進行
し、先行する分岐Ｇｏ予測が実行される前に更に分岐Ｇ
ｏ予測が行われる場合がある。

【００５０】この様な場合、分岐Ｇｏ予測が行われる度
に前述の動作に従って分岐ＮｏＧｏワードは図２の命令
先取りバッファ１４内の固定領域に順次格納され、分岐
ＮｏＧｏワードに対する分岐予測先アドレスは図１の分
岐ＮｏＧｏワードの分岐予測先アドレス保持レジスタ群
１９に順次格納するようにするのである。

【００５１】分岐Ｇｏ予測命令が実行されたとき、分岐
Ｇｏ予測成功の場合、実行された分岐Ｇｏ予測命令に対
応するバッファ１４内の固定領域の内容と、レジスタ群
１９の内容とが捨てられる。分岐Ｇｏ予測失敗の場合
は、前述の動作に従って実行された分岐Ｇｏ予測命令に
対応するバッファ１４内の固定領域の内容と、レジスタ
群１９の内容とが読出され、命令先取り動作が実行され
る。従って、複数個Ｎ（Ｎは２以上の整数）の分岐Ｇｏ
予測に対応できることになるのである。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
分岐Ｇｏ予測が失敗した時に、分岐命令の実行の高速化
を図ることが可能となると共に、メモリ索引効率を向上
させて命令供給能力を向上させるという効果がある。ま
た、ハードウェア量の増加が少ないという利点がある。
更に、複数の分岐Ｇｏ予測に対応できるという効果もあ
る。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】命令先取りバッファ１４の内部の命令格納形式
を示す図である。

【図３】従来の命令先取り装置のブロック図である。

【図４】分岐命令を有する命令列の一例を示す図であ
る。

【図５】従来方式による分岐Ｇｏ予測が予測失敗したと
きの実行経過の一例を示すタイムチャートである。

【図６】従来方式による分岐Ｇｏ予測が予測失敗したと
きの実行過程の他の例を示すタイムチャートである。

【図７】本発明の第１の実施例による分岐Ｇｏ予測が予
測失敗したときの実行過程を示すタイムチャートであ
る。

【図８】本発明の実施例に用いる命令列を示す図であ
る。

【図９】第１の実施例により図８の命令列を実行する過
程を示すタイムチャートである。

【図１０】第２の実施例により図８の命令列を実行する
過程を示すタイムチャートである。

【符号の説明】

１１ 命令取出しアドレスレジスタ １２ 命令メモリ １３ 分岐予測機能 １４ 命令先取りバッファ １５ 分岐予測先アドレスレジスタ １６ アドレスリカバリ機能 １７ カウンタ １８ 選択回路 １９ 分岐ＮｏＧｏワードの分岐予測先アドレスレジス
タ群

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令取出しアドレスレジスタのアドレス
   によりメモリから命令を取出して命令先取りバッファに
   格納すると同時に前記アドレスにより分岐予測手段を索
   引して分岐予測アドレスを生成する第１のステージと、
   前記命令先取りバッファの命令を次段の命令解読ステー
   ジへ供給すると同時に前記分岐予測先アドレスを前記命
   令取出しアドレスレジスタに供給する第２のステージと
   からなる命令先取りステージを有するパイプライン処理
   方式の情報処理装置における命令先取り装置であって、
   メモリから読出された分岐命令を含む命令ワードを前記
   命令先取りバッファに格納する際に、前記分岐予測手段
   により分岐Ｇｏ予測された第１〜第Ｎ（Ｎは２以上の整
   数）の分岐命令を含む命令ワードを前記命令先取りバッ
   ファに夫々格納し、これ等命令ワードの各々に続いて前
   記第１〜第Ｎの分岐命令ＮｏＧｏ方向の命令を含む命令
   ワードを分岐ＮｏＧｏワードとして前記命令先取りバッ
   ファの予め定められた固定領域に夫々格納制御する手段
   と、前記分岐Ｇｏ予測された分岐命令が実行されて分岐
   予測失敗して分岐ＮｏＧｏと判定された場合に、前記命
   令先取りバッファに格納されている前記分岐ＮｏＧｏワ
   ードの命令を前記命令解読ステージへ供給し、その後の
   命令先取りは前記分岐ＮｏＧｏワードの後続ワードから
   開始するよう制御する手段とを含むことを特徴とする命
   令先取り装置。
2. 【請求項２】 前記分岐予測手段により分岐Ｇｏ予測さ
   れた前記第１〜第Ｎの分岐命令の各分岐先アドレスを格
   納する分岐予測先アドレスレジスタと、前記分岐予測手
   段により予測が行われた第１〜第Ｎの前記分岐ＮｏＧｏ
   ワード内に含まれている分岐命令に対する各分岐予測先
   アドレスを保持する分岐ＮｏＧｏワード分岐予測先アド
   レスレジスタと、これ等両レジスタの出力を選択して前
   記命令取出しレジスタへ格納制御する手段とを含むこと
   を特徴とする請求項１記載の命令先取り装置。