JPH05165608A - Digital signal processor - Google Patents
Digital signal processorInfo
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- JPH05165608A JPH05165608A JP3331862A JP33186291A JPH05165608A JP H05165608 A JPH05165608 A JP H05165608A JP 3331862 A JP3331862 A JP 3331862A JP 33186291 A JP33186291 A JP 33186291A JP H05165608 A JPH05165608 A JP H05165608A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は入力信号のデータ値に対
する逆対数値を算出するディジタル信号プロセッサに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processor for calculating an inverse logarithmic value with respect to a data value of an input signal.
【０００２】[0002]
【従来の技術】近年、アナログ信号をディジタル信号に
変換してプロセッサで処理し、例えば濾波器や変調器な
どを構成することが多くなっている。このような回路を
ディジタル信号処理で行うには、多くの乗算を必要とす
ることから、乗算を加算に置換て演算を容易に行えるよ
うにするため、入力値を対数値に変換して処理し、その
後逆変換することがしばしば用いられている。2. Description of the Related Art In recent years, an analog signal is converted into a digital signal and processed by a processor to form, for example, a filter or a modulator. Since many multiplications are required to perform such a circuit by digital signal processing, the input value is converted into a logarithmic value and processed in order to replace the multiplication with an addition and facilitate the operation. , Then inverse transformation is often used.
【０００３】入力値ｘの逆対数値１０x のテーラ展開を
行ない、べき級数で表わすと、 １０x ＝ｃ0 ＋ｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ4 ｘ4 ＋ … ・・・（１） で表わされる。したがって、式（１）で示される係数ｃ
0 ，ｃ1 ，ｃ2 ，…を用意しておき、入力値ｘの２乗，
３乗，……を算出し、算出した結果に対応する係数を乗
算し、その総和を求めることによって逆対数値を得るこ
とができる。The inverse logarithmic value 10 x of the input value x is Taylor-expanded and expressed by a power series as 10 x = c 0 + c 1 x + c 2 x 2 + c 4 x 4 + ... (1) .. Therefore, the coefficient c shown in equation (1)
0 , c 1 , c 2 , ... Are prepared and the square of the input value x,
The inverse logarithmic value can be obtained by calculating the third power, ..., Multiplying the coefficient corresponding to the calculated result, and obtaining the sum thereof.
【０００４】式（１）に代入するｘの値としては小さな
値から大きな値まで色々の値が入力されるため、これら
の入力値の全ての範囲に対して誤差を許容値以下にする
には、係数ｃn のｎの値を非常に大きな値まで用意して
おく必要がある。したがって、従来の逆対数変換を行う
プロセッサは、或る範囲、例えば入力値ｘが０．９９９
……から０．１までの値に対して逆対数変換された値の
誤差が許容し得る係数ｃn を用意し、この範囲以外の入
力値の場合は特定の数値を加算させて範囲内の数値にし
て演算し、演算後に加算した数値対応した値で除算を行
って補正するようにしている。Since various values from a small value to a large value are input as the value of x to be substituted in the equation (1), in order to keep the error below the allowable value for the entire range of these input values. , it is necessary to prepare a value of n of the coefficients c n to a very large value. Therefore, a conventional processor that performs an inverse logarithmic transformation has a certain range, for example, when the input value x is 0.999.
The coefficient c n that the error of the antilogarithmic-transformed value with respect to the values from ... to 0.1 can tolerate is prepared. For input values other than this range, a specific numerical value is added and A numerical value is calculated and then corrected by dividing by a value corresponding to the numerical value added after the calculation.
【０００５】すなわち、例えば入力値が２．３０１０３
ならば、前記した０．９９９…から０．１の範囲内に入
れるには特定数−２を加算すればよい。２．３０１０３
に−２を加算すると０．３０１０３となり、０．３０１
０３に対して逆対数変換演算を行なわせる。０．３０１
０３に対する逆対数変換演算結果は２．０００なる値が
出力される。この値に補正が行なわれる。That is, for example, the input value is 2.30103.
Then, in order to enter the range of 0.999 ... to 0.1, the specific number -2 may be added. 2.30103
Add -2 to 0.30103, 0.301
The inverse logarithmic transformation operation is performed on 03. 0.301
A value of 2.000 is output as the inverse logarithmic conversion calculation result for 03. This value is corrected.
【０００６】補正は加算した値が−２であるから１０-2
の逆対数値、すなわち０．０１を算出された結果に除算
するか、または１０2 で乗算する。したがって、乗算し
た結果の２００．０００を入力ｘ＝２．３０１０３の逆
対数変換値として出力する。The correction is 10 -2 because the added value is -2.
The inverse logarithmic value of, i.e., 0.01 is divided by the calculated result or multiplied by 10 2 . Therefore, 200.000 of the result of multiplication is output as the antilogarithmic transformation value of input x = 2.30303.
【０００７】[0007]
【発明が解決しようとする課題】前述したように、従来
の入力値ｘに対する逆対数値１０x を算出するディジタ
ル信号プロセッサは、入力したデータ値を、決められた
範囲内の数値になるよう特定数値を加算し、加算された
入力値に対して逆数値を求める演算を行ない、演算結果
に加算した特定数値による補正値を乗算するようにして
いた。このため、演算処理ステップが多く、また演算処
理時間が多く必要とした。As described above, the conventional digital signal processor for calculating the inverse logarithmic value 10 x with respect to the input value x specifies the input data value to be a numerical value within a predetermined range. A numerical value is added, an arithmetic operation for obtaining an inverse numerical value is performed on the added input value, and the arithmetic result is multiplied by a correction value by the added specific numerical value. Therefore, there are many calculation processing steps and a large amount of calculation processing time is required.
【０００８】本発明は演算処理ステップを少なくし、演
算処理時間を短縮させるよう改良したディジタル信号プ
ロセッサを提供することを目的とする。It is an object of the present invention to provide an improved digital signal processor that reduces the number of processing steps and shortens the processing time.
【０００９】[0009]
【課題を解決するための手段】前述の課題を解決するた
めに本発明が採用した手段を説明する。べき級数に展開
した近似式によって入力信号のデータ値に対する逆対数
値を算出するディジタル信号プロセッサにおいて、
（ａ）入力データ値が特定数値の範囲内になるよう特定
数値を加算する加算回路と、（ｂ）前記特定数値の範囲
内のデータ値に対する前記近似式の係数値を格納する係
数メモリと、（ｃ）前記近似式による演算結果を、前記
加算回路で加算された加算数に対応したケタ移動させる
ケタ移動回路と、を備える。Means adopted by the present invention for solving the above-mentioned problems will be described. In a digital signal processor that calculates an inverse logarithmic value for a data value of an input signal by an approximate expression expanded to a power series,
(A) an adder circuit for adding a specific numerical value so that an input data value falls within a specific numerical value range, and (b) a coefficient memory for storing a coefficient value of the approximate expression for a data value within the specific numerical value range, (C) A digit moving circuit for moving the calculation result by the approximate expression by a digit corresponding to the number of additions added by the adding circuit.
【００１０】[0010]
【作用】加算回路では入力データ値が特定数値の範囲内
になる特定数の加算が行なわれる。係数メモリには前記
特定数値の範囲内のデータ値に対するべき級数近似式の
係数値を格納する。In the adding circuit, a specific number of additions in which the input data value falls within the range of the specific numerical value are performed. The coefficient memory stores the coefficient value of the power series approximation formula for the data value within the specific value range.
【００１１】ケタ移動回路では、演算処理が実行された
結果に対して、前記加算回路で加算された加算数に対応
するケタ数だけケタ移動を行なう。以上のように、入力
データ値が特定数値の範囲内になるよう特定数値を加算
させ、特定数値の範囲内の入力値に対する逆対数変換処
理を行い、その結果に対して、ケタ移動回路で、加算し
た特定数値に対応するケタ数を移動させるようにしたの
で、演算処理は逆対数変換処理の終了とともに完了し、
ケタ移動による補正を行う処理が無くなり、演算処理ス
テップが少なくなり、演算処理時間を短縮させることが
できる。In the digit moving circuit, the digit is moved by the digit number corresponding to the addition number added by the adding circuit with respect to the result of the arithmetic processing. As described above, the specific numerical value is added so that the input data value is within the specific numerical value range, the inverse logarithmic conversion process is performed on the input value within the specific numerical value range, and the result is a digit moving circuit, Since the digit number corresponding to the added specific numerical value is moved, the arithmetic processing is completed at the end of the inverse logarithmic conversion processing,
The correction process by digit movement is eliminated, the number of calculation processing steps is reduced, and the calculation processing time can be shortened.
【００１２】[0012]
【実施例】本発明の一実施例を図１を参照して説明す
る。図１は実施例の構成図であり、１０はバス、１１，
１２，１６および１７はバッファメモリ、１３および１
８は乗算器、１４および１９は算術論理ユニット（ＡＬ
Ｕ）、１５および２０はアキュムレータ、２４は逆対数
値をに変換する入力データを格納する信号データメモリ
である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram of an embodiment, in which 10 is a bus, 11,
12, 16 and 17 are buffer memories, 13 and 1
8 is a multiplier, 14 and 19 are arithmetic logic units (AL
U), 15 and 20 are accumulators, and 24 is a signal data memory for storing input data for converting an antilogarithmic value into.
【００１３】また２１は特定数値の範囲内のデータ値に
対する係数が格納される係数メモリ、２２はデータ値が
特定数値の範囲内に入るよう特定数を加算する加算回
路、２３は加算回路２２によって加算された数値に対応
する演算結果をケタ移動させるケタ移動回路である。Reference numeral 21 is a coefficient memory for storing coefficients for data values within a range of specific numerical values, 22 is an adder circuit for adding a specific number so that the data values are within the range of specific numerical values, and 23 is an adder circuit 22. It is a digit movement circuit for digitizing the calculation result corresponding to the added numerical value.
【００１４】つぎに実施例の動作を説明する。なお、以
下で述べる動作は全て図示しないシーケンスコントロー
ラによって行なわれる。まず、係数メモリ２１の係数デ
ータは逆対数変換処理の動作開始前に格納される。ま
た、信号データメモリ２４よりデータが読出され、バッ
ファメモリに供給されるときは、加算回路２２で特定数
値の範囲に入るように特定数の加算が行なわれる。Next, the operation of the embodiment will be described. All operations described below are performed by a sequence controller (not shown). First, the coefficient data of the coefficient memory 21 is stored before the operation of the inverse logarithmic conversion process is started. Further, when the data is read from the signal data memory 24 and supplied to the buffer memory, the addition circuit 22 performs addition of a specific number so as to fall within a specific value range.
【００１５】演算動作が開始されると、先ず、第１ステ
ップにおいては、信号データメモリ２４から信号データ
ｘが読み出されてバッファメモリ１２，１６及び１７に
供給される。一方、バッファメモリ１１には係数メモリ
２１から係数データｃ1 が読み出されて供給される。よ
って、乗算器１３は信号データｘと係数データｃ1 との
値を乗算する。乗算器１３による乗算結果の値ｃ1 ｘは
第１ステップより１ステップ後の第２ステップにおいて
ＡＬＵ１４を介してアキュームレータ１５に供給されて
保持される。また、乗算器１８は信号データｘを掛け合
って二乗計算を行なう。乗算器１８による乗算結果の値
ｘ2 は第２ステップにおいてバッファメモリ１２及び１
７に供給される。When the arithmetic operation is started, first, in the first step, the signal data x is read from the signal data memory 24 and supplied to the buffer memories 12, 16 and 17. On the other hand, the coefficient data c 1 is read from the coefficient memory 21 and supplied to the buffer memory 11. Therefore, the multiplier 13 multiplies the values of the signal data x and the coefficient data c 1 . The value c 1 x as a result of multiplication by the multiplier 13 is supplied to the accumulator 15 via the ALU 14 and held in the second step, which is one step after the first step. Further, the multiplier 18 multiplies the signal data x to perform a square calculation. In the second step, the value x 2 of the multiplication result by the multiplier 18 is used as the buffer memories 12 and 1
7 is supplied.
【００１６】この第２ステップにおいてバッファメモリ
１１には係数メモリ２１から係数データｃ2 が読み出さ
れて供給される。よって、乗算器１３はｘ2 と係数デー
タ値ｃ2 とを乗算する。乗算器１３による乗算結果の値
ｃ2 ｘ2 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュームレータ１５に保持さ
れているデータ値ｃ1 ｘがＡＬＵ１４の一方の入力に供
給される。よって、第３ステップにおいてＡＬＵ１４は
ｃ1 ｘ＋ｃ2 ｘ2 の累算を行ない、この累算結果の値は
アキュームレータ１５に保持される。また、乗算器１８
はバッファメモリ１６に保持された信号データｘとバッ
ファメモリ１７に保持された信号データｘ 2 とを掛け合
う。乗算器１８による乗算結果の値ｘ3 は第３ステップ
においてバッファメモリ１２及び１７に供給される。In this second step, the buffer memory
11 is the coefficient data from the coefficient memory 212Read out
Supplied. Therefore, the multiplier 13 is x2And coefficient day
Data value c2And multiply. Value of the multiplication result by the multiplier 13
c2x2Is supplied to the other first input of ALU14
It It is held in the accumulator 15 in synchronization with this supply.
Data value c1x is used as one input of ALU14.
Be paid. Therefore, in the third step, ALU14
c1x + c2x2The result of this accumulation is
It is held in the accumulator 15. In addition, the multiplier 18
Represents the signal data x held in the buffer memory 16 and the buffer.
Signal data x held in the far memory 17 2Multiply with
U Value x of the multiplication result by the multiplier 183Is the third step
Is supplied to the buffer memories 12 and 17.
【００１７】第３ステップにおいてバッファメモリ１１
には係数メモリ２１から係数データｃ3 が読み出されて
供給される。よって、乗算器１３はｘ3 と係数データ値
ｃ3 とを乗算する。乗算器１３による乗算結果の値ｃ3
ｘ3 はＡＬＵ１４の他方の第１の入力に供給される。こ
の供給に同期してアキュームレータ１５に保持されてい
る累算データ値ｃ1 ｘ＋ｃ2 ｘ2 がＡＬＵ１４の一方の
入力に供給される。よって、第４ステップにおいてＡＬ
Ｕ１４はｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ3 ｘ3 の累算を行ない、
この累算結果の値はアキュームレータ１５に保持され
る。また、乗算器１８はバッファメモリ１６に保持され
た信号データｘとバッファメモリ１７に保持された信号
データｘ3 とを掛け合う。乗算器１８による乗算結果の
値ｘ4 は第４ステップにおいてバッファメモリ１２及び
１７に供給される。In the third step, the buffer memory 11
Is supplied with the coefficient data c 3 read from the coefficient memory 21. Therefore, the multiplier 13 multiplies x 3 by the coefficient data value c 3 . Value c 3 of the multiplication result by the multiplier 13
x 3 is provided to the other first input of ALU 14. In synchronization with this supply, the accumulated data value c 1 x + c 2 x 2 held in the accumulator 15 is supplied to one input of the ALU 14. Therefore, in the 4th step, AL
U14 accumulates c 1 x + c 2 x 2 + c 3 x 3 ,
The value of this accumulation result is held in the accumulator 15. Further, the multiplier 18 multiplies the signal data x held in the buffer memory 16 and the signal data x 3 held in the buffer memory 17. The value x 4 resulting from the multiplication by the multiplier 18 is supplied to the buffer memories 12 and 17 in the fourth step.
【００１８】このような動作をｎ回繰り返すことにより
１次よりｎ次までの総和が算出されるのである。この総
和がアキュームレータ１５に保持された後のステップに
おいて係数メモリ２１から係数データｃ0 が読み出され
てＡＬＵの他方の第２の入力に供給される。この供給に
同期してアキュームレータ１５に保持されている１次よ
りｎ次までの累算データ値がＡＬＵ１４の一方の入力に
供給される。よって、ＡＬＵ１４は０次と１次よりｎ次
までの累算データ値の累算を行ない、この累算結果の
値、すなわち逆対数変換された値はアキュームレータ１
５に保持される。By repeating such an operation n times, the total sum from the first order to the nth order is calculated. In a step after the summation is held in the accumulator 15, the coefficient data c 0 is read from the coefficient memory 21 and supplied to the other second input of the ALU. In synchronism with this supply, the accumulated data values from the 1st to nth order held in the accumulator 15 are supplied to one input of the ALU 14. Therefore, the ALU 14 accumulates the accumulated data values of the 0th order and the 1st order to the nth order, and the value of this accumulation result, that is, the antilogarithmically converted value, is stored in the accumulator 1.
Held at 5.
【００１９】この逆対数変換された値に対して、データ
をバッファレジスタに移動する際に、加算回路２２で加
算した数値に対応するケタ移動をケタ移動回路２３で行
い、信号データメモリ２４に逆対数変換値として出力す
る。When the data is moved to the buffer register with respect to the value obtained by the inverse logarithmic conversion, the digit movement circuit 23 performs digit movement corresponding to the numerical value added by the addition circuit 22, and the digit movement is performed in the signal data memory 24. Output as logarithmic conversion value.
【００２０】[0020]
【発明の効果】以上説明したように、本発明によれば次
の効果が得られる。入力データ値が特定数値の範囲内に
なるよう特定数値を加算させ、特定数値の範囲内の入力
値に対する逆対数変換処理を行い、その結果に対して、
ケタ移動回路で、加算した特定数値に対応するケタ数を
移動させるようにしたので、演算処理は逆対数変換処理
の終了とともに完了し、ケタ移動による補正を行う処理
が無くなり、演算処理ステップが少なくなり、演算処理
時間を短縮させることができる。As described above, according to the present invention, the following effects can be obtained. Add a specific value so that the input data value is within the range of the specific value, perform the inverse logarithmic conversion process for the input value within the range of the specific value, and
Since the digit number corresponding to the added specific numerical value is moved by the digit moving circuit, the arithmetic processing is completed when the inverse logarithmic conversion processing is completed, and the correction processing by digit movement is eliminated, and the arithmetic processing steps are reduced. Therefore, the calculation processing time can be shortened.
【図１】本発明の実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
１０ バス １１，１２，１６，１７ バッファメモリ １３，１８ 乗算器 １４，１９ 算術論理ユニット（ＡＬＵ） １５，２０ アキュームレータ ２１ 係数メモリ ２２ 加算回路 ２３ ケタ移動回路 ２４ 信号データメモリ 10 bus 11, 12, 16, 17 buffer memory 13, 18 multiplier 14, 19 arithmetic logic unit (ALU) 15, 20 accumulator 21 coefficient memory 22 adder circuit 23 digit moving circuit 24 signal data memory
Claims (1)
信号のデータ値に対する逆対数値を算出するディジタル
信号プロセッサにおいて、 （ａ）入力データ値が特定数値の範囲内になるよう特定
数値を加算する加算回路と、 （ｂ）前記特定数値の範囲内のデータ値に対する前記近
似式の係数値を格納する係数メモリと、 （ｃ）前記近似式による演算結果を、前記加算回路で加
算された加算数に対応したケタ移動させるケタ移動回路
と、 を備えたことを特徴とするディジタル信号プロセッサ。1. A digital signal processor for calculating an antilogarithmic value with respect to a data value of an input signal by an approximate expression expanded to a power series, wherein (a) a specific numerical value is added so that the input data value falls within a specific numerical value range. An addition circuit; (b) a coefficient memory for storing the coefficient value of the approximate expression for a data value within the range of the specific numerical value; and (c) the number of additions obtained by the addition circuit, the calculation result by the approximate expression. A digital signal processor comprising: a digit shift circuit that shifts the digit corresponding to the above.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33186291A JP2960595B2 (en) | 1991-12-16 | 1991-12-16 | Digital signal processor |
| US07/990,168 US5331582A (en) | 1991-12-16 | 1992-12-14 | Digital signal processor using a coefficient value corrected according to the shift of input data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33186291A JP2960595B2 (en) | 1991-12-16 | 1991-12-16 | Digital signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165608A true JPH05165608A (en) | 1993-07-02 |
| JP2960595B2 JP2960595B2 (en) | 1999-10-06 |
Family
ID=18248483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33186291A Expired - Fee Related JP2960595B2 (en) | 1991-12-16 | 1991-12-16 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960595B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505309A (en) * | 2005-09-28 | 2009-02-05 | インテル・コーポレーション | Improved floating-point unit for extension functions |
-
1991
- 1991-12-16 JP JP33186291A patent/JP2960595B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505309A (en) * | 2005-09-28 | 2009-02-05 | インテル・コーポレーション | Improved floating-point unit for extension functions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2960595B2 (en) | 1999-10-06 |
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